長期以來,單片機以其性能價格比高、體積小、功能靈活、可靠性高、易于人機對話和良好的數據處理能力等方面所具有的獨特優點,被廣泛應用于各個領域。但受其內部資源的限制，在很多應用中，單片機需要在片外擴展相關資源，如程序存儲器、數據存儲器、I/O口以及中斷源等。隨著可編程邏輯器件(PLD)及EDA技術的發展，在系統設計中經常會用到FPGA/CPLD來擴展單片機的相關資源，使其有機結合，縮短開發周期，適應市場需要。FPGA/CPLD具有高速、高可靠以及開發便捷、規范等優點，在功能上與單片機有很強的互補性。以此兩類器件相結合的電路結構在許多高性能儀器儀表和電子產品中被廣泛應用。基于這種需求，筆者設計了MCS51單片機與FPGA/CPLD的總線接口邏輯電路，實現了單片機與FPGA/CPLD數據與控制信息的可靠通信，使FPGA/CPLD與單片機優勢互補，組成靈活的、軟硬件都可現場編程的控制系統。

1　單片機與FPGA/CPLD的接口方式

單片機與FPGA/CPLD的接口方式一般有兩種，即總線方式與獨立方式。

1.1　總線方式

MCS51單片機具有很強的外部總線擴展能力，利用片外三總線結構（即數據總線、地址總線、控制總線）很容易實現單片機與FPGA/CPLD的總線接口。其基本原理框圖如圖1所示。

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圖1　總線方式原理框圖

單片機與FPGA/CPLD以總線方式通信的邏輯設計，重要的是要詳細了解單片機的總線讀寫時序，根據時序圖來設計邏輯結構，其通信的時序必須遵循單片機內固定的總線方式讀/寫時序。FPGA/CPLD的邏輯設計也相對比較復雜，在程序設計上必須與接口的單片機程序相結合，嚴格安排單片機能訪問的I/O空間。但是，單片機以總線方式與FPGA/CPLD進行數據與控制信息通信也有許多優點：
◆ 速度快。其通信工作時序是純硬件行為，對于MCS51單片機，只需一條單字節指令就能完成所需的讀/寫時序，如“MOV @DPTR,A”和“MOV A,@DPTR”。
◆ 節省PLD芯片的I/O口線。僅通過19根I/O口線，就能在FPGA/CPLD與單片機之間進行各種類型的數據與控制信息交換。
◆ 相對于非總線方式，單片機編程簡捷，控制可靠。
◆ 在CPLD/FPGA中通過邏輯切換，單片機易于與SRAM或ROM接口。這種方式有許多實用之處，如利用類似于微處理器系統的DMA的工作方式，首先由FPGA/CPLD與接口的高速器件進行高速數據采樣，并將數據暫存于SRAM中采樣結束后，通過切換，使單片機與SRAM以總線方式進行數據通信，以便發揮單片機強大的數據處理能力。

1.2　獨立方式

與總線接口方式不同，幾乎所有單片機都能以獨立接口方式與FPGA/CPLD進行通信，其通信的時序方式可由所設計的軟件自由決定，形式靈活多樣。其最大的優點是FPGA/CPLD中的接口邏輯無需遵循單片機內固定總線方式的讀/寫時序。FPGA/CPLD的邏輯設計與接口的單片機程序設計可以分先后相對獨立地完成。事實上，目前許多流行的單片機已無總線工作方式，采用獨立方式可以很好地使它們與FPGA/CPLD結合。獨立方式的接口設計方法比較簡單，其基本原理框圖如圖2所示。直接將單片機的I/O端口線與FPGA/CPLD的I/O相連即可。

圖2　獨立方式原理框圖

2　總線接口邏輯設計

由于單片機以總線方式與FPGA/CPLD進行數據與控制信息通信有許多優點，因此在設計中，單片機與FPGA/CPLD接口采用總線方式。

2.1　接口設計思想

對MCS51單片機與FPGA/CPLD以總線方式通信的邏輯接口設計，應該詳細了解MCS51單片機的總線讀/寫時序，并根據時序圖來設計邏輯結構。MCS51單片機總線讀/寫的時序如圖3所示，其時序電平變化速度與單片機工作時鐘頻率有關。

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圖3　MCS51單片機總線讀/寫時序

CLK為單片機時鐘信號，ALE為地址鎖存使能信號。在讀/寫周期開始后，CPU把低8位地址送到P0口總線上，把高8位地址送到P2口總線上，利用ALE下降沿可將低8位地址鎖存于地址鎖存器中，而高8位地址信息一直鎖存在P2口鎖存器中；同時單片機利用讀指令允許信號PSEN的低電平從ROM中將指令從P0口讀入，其指令讀入的時機是在PSEN的上升沿之前。接下來，由P2口和P0口分別輸出高8位和低8位數據地址，并由ALE的下降沿將P0口的低8位地址鎖存于地址鎖存器。然后根據讀/寫信號的狀態讀寫外部數據，把數據送到P0口總線上;數據讀/寫的時機是在讀/寫信號的上升沿之前，將數據讀入單片機或寫入被尋址的地址單元。當讀/寫信號變為無效電平后，P0口總線變為懸浮狀態，為下次總線讀/寫做好準備。