- 一種地震信號濾波器的設計

CIC 濾波器有抽取濾波的形式，抽取操作意味著每隔R 個樣點只取一個樣點輸出，從而導致輸入采樣率是輸出采樣率的R 倍。梳狀濾波器的位置放在抽取之后可以節約計算時需要的寄存器空間。大部分的CIC 濾波器都是采用如圖1( b) 所示的結構，此時梳狀濾波器的延遲為N = D/R，而不是D。

基于FPGA和MCU的低成本地震信號數字濾波器設計

CIC 濾波器的主要特點是延遲累加，所以只要用加法器、減法器和寄存器就能實現，無需乘法器，因此用FPGA 實現起來比軟件算法實現要簡單，而且由于FPGA 是并行結構，所以處理的速度也比軟件處理快，故選用FPGA 來實現CIC 濾波。

FIR 濾波器算法是對具有一組相關系數的輸入信號進行離散卷積。一個M 階FIR 濾波器的變換函數為：

基于FPGA和MCU的低成本地震信號數字濾波器設計

由變換函數的表達式可看出，變換函數實際上需要用乘法器、延時元件及加法器來實現。FIR 也可以使用FPGA 來實現。用FPGA 實現FIR 的優點與實現CIC 一樣，處理速度快，但是由于FIR 實現需要用到乘法器，所以實現起來比CIC 復雜，也需要更多的資源，這樣對成本控制是不利的。并且在地震數據濾波中，數據速率很低，并不需要高速的FIR 濾波，所以在這里，把FIR 濾波部分由MCU 來完成，在節省硬件資源的同時降低了成本。

濾波系統的整體框圖如圖2 所示，由FPGA模塊、MCU 模塊兩部分組成。其中CIC 濾波模塊在FPGA 內實現，而FIR 濾波在MCU 內實現。

基于FPGA和MCU的低成本地震信號數字濾波器設計

濾波系統的輸入信號為正弦信號經過Sigma-Delta ADC 轉換后形成的1 bit 數據流，數據率為512 kHz。經過CIC 抽取濾波器和FIR濾波器抽取濾波之后，得到24 位1 kHz 數據率的輸出數據。

2 SINC 濾波器設計

地震數據采集的采樣率除了最常用的1 k采樣率，還有2 k，4 k 采樣率等，為了支持多種采樣率，CIC 整體模塊由4 個單級的CIC 模塊級聯形成。在其他采樣率時，可以旁路其中部分濾波器。

如圖3 所示，這四個單級CIC 濾波器分別是一個5 階的8 抽樣CIC 濾波器( CIC 1) 、一個4 階的2 抽樣濾波器( CIC 2) 、一個5 階的2 抽樣濾波器( CIC 3) 和一個6 階的2 抽樣濾波器( CIC 4) 。Sigma － Delta A/D 轉換器輸入數據率和位寬分別是512k、1 bit，經過CIC 1 后，位寬17 bit、數據率64 kHz; 經過CIC 2 后，位寬21bit、數據率32 kHz; 經過CIC 3 后，位寬24 bit、數據率16 kHz; 經過CIC 4 后，位寬24 bit、數據率8 kHz。

基于FPGA和MCU的低成本地震信號數字濾波器設計

四級CIC 濾波器變換函數H( z) 分別為：

基于FPGA和MCU的低成本地震信號數字濾波器設計

后三級CIC 濾波器的傳輸函數形式上是一樣的，分成三級設計是為了將時鐘頻率逐級降低下來，盡可能地減少工作在高速時鐘的邏輯，達到降低功耗的目的。

因為CIC 濾波器所占用的邏輯面積很小，選擇Xilinx 公司的FPGA 芯片XC3S100E 來實現。它是Spartan3E 系列中邏輯門數最少的芯片，已經足夠實現CIC 功能和其它很多控制邏輯［11］。Sigma － Delta A/D 轉換器輸入數據在FPGA 內部經過四級CIC 濾波后產生8 kHz、24bit 數據。FPGA 通過SPI 接口將數據發送到MCU。