- 基于 FPGA 客戶端的分布式計算網絡設計

為將靜態部分連接到 PRR，我們對賽靈思EDK 提供的 IP 連接進行評估，比如快速單向鏈路（FSL）、PLB 從和PLB 主等。我們選擇將PLB 主/ 從結合使用，以取得便于配置的 IP，可以在無需 MicroBlaze 提供支持的情況下發送和接收數據請求，從而大幅降低每個字傳輸占用的時鐘周期。

對客戶端- 服務器通信，FPGA 的內部以太網 IP 硬核是處理器系統靜態部分不可或缺的外設。借助本地鏈路TEMAC 對存儲器控制器的軟件直接存儲器訪問（SDMA）功能，可減輕數據和比特文件傳輸帶來的 PLB 載荷。在接收 1，518 個字節的幀后，SDMA生成中斷請求，調用 lwip_read（）函數來處理這段數據。Lwip_write（）函數告知 SDMA 通過到 TEMAC 的發送通道執行 DMA 傳輸功能。

我們把 Xikernel（一種用于賽靈思嵌入式處理器的內核），當作 SoC客戶端軟件的底層實時操作系統加以實現，以便使用用于 TCP/IP 服務器連接的套接字模式發揮輕量級 TCP/IP 棧（LwIP）庫的作用。圖 3 概述了客戶端線程的初始化、建立、發送和處理順序。SoC 客戶端線程初始化到服務器的連接，并接收存儲在 DDR3 存儲器中的PRM 比特流（“pr”），從而應用XILMFS 文件系統。隨后Xps_hwicap（硬件內部配置接入點）用 PRM 重新配置 PRR。最后，由總線主外設設置一個狀態位，命令 SoC 客戶端向服務器發送請求。服務器用數據集（“dr”）做出響應， SoC 客戶端把該數據集存儲在板載存儲器上。這些數據文件包含有內容順序，比如“output_length+“ol”+data_to_compute”。output_length 是字節長度，用來保留結果數據的存儲范圍，后接字符對“ol”。對首個接收到的“dr”消息，會生成一個計算線程和一個發送線程。

計算線程將輸入- 結果數據集的地址發送到 PRR 外設的從接口，并啟動PRM 的自動數據集處理功能。管理結構為每個數據集提供這些地址，并在確保結果數據完全可用后設置“完成”標志。在目前的客戶端軟件概念版本中，計算線程和發送線程通過該結構通信，由發送線程反復檢查完成位，并將lwip_write（）調用存儲在存儲器中的結果。

在測試 SoC 客戶端時，我們發現如果在 PRR 重配置過程中啟用全部中斷，Xilkernel 的定時器會產生調度函數訪問 MicroBlaze，使重配置過程隨機發生卡住的狀況。如果禁用全部中斷，或在沒有 Xilkernel 的支持下，對SoC 客戶端的 MicroBlaze 處理器使用獨立的軟件模塊，就不會發生這種情況。

配備例化PRM 的總線主控外設

為在 PRM 和外部存儲器之間實現自控激勵數據和結果的交換，我們將總線主外設構建為一個帶數據路徑和控制路徑的處理器元件（如圖 4 所示）。在數據路徑中，我們在兩個深度均為16 個字的 FIFO 模塊之間嵌入 PRM接口，以補償通信和數據傳輸延遲。數據路徑的兩個 FIFO 均直接連接到PLB 的總線主接口。這樣，我們通過有限狀態機（FSM）的直接數據傳輸，大幅降低時間。由于不采用軟件，所以 MicroBlaze 的寄存器文件中不發生中間數據存儲。本 RISC 處理器的“加載- 存儲”架構一直需要占用兩個總線傳輸周期，用于從某個地址加載 CPU 寄存器，然后將寄存器的內容存儲到另一個 PLB 連接的設備。由于從 MicroBlaze 到存儲器控制器的DXCL 數據高速緩存鏈路構成 PLB 的旁路，因此這些“加載- 存儲”周期在時序上不能得到改善。這是因為接收到的數據和發送的計算結果都是逐字一次性處理，沒有發揮高速緩存的作用。由此 PRR 外設的活動與 MicroBlaze 主軟件的處理脫鉤，因而 PRR 數據傳輸不會導致更多的 Xilkernel 環境切換。但仍然不可避免地出現兩個主設備競爭總線訪問的情況。