表 3 是 SoC 客戶端三個(gè)運(yùn)算步驟（接收 PRM 比特文件、重配置PRR、圖像處理序列）的時(shí)序測(cè)量結(jié)果。我們用數(shù)字示波器在XGpio_WriteReg（） 調(diào)用觸發(fā)的 GPIO 輸出處測(cè)量第一次到最后一次數(shù)據(jù)傳輸周期，采集接收與圖像處理周期。

重配置時(shí)間間隔都是一樣的，因?yàn)闆](méi)有 Xilkernel 調(diào)度事件干擾基于軟件的 HWICAP 操作。受 FSM 控制的HWICAP 操作在沒(méi)有 MicroBlaze 互動(dòng)的情況下，可以超過(guò) 112 KBps 的重配置速度實(shí)現(xiàn)更短的用時(shí)，甚至在啟用中斷的情況下也不例外。

在從代理向 SoC 客戶端發(fā)送PRM 的過(guò)程中，連接很快中斷。因?yàn)槊總鬏?100 個(gè)字節(jié)僅 1 毫秒的延遲，SoC 客戶端的通信非常暢通。由于與圖像處理周期同步，正常的 Xilkernel線程導(dǎo)致 PLB 訪問(wèn)競(jìng)爭(zhēng)，因此 SoC客戶端在典型狀態(tài)下運(yùn)行。二值化序列的用時(shí)為 600 x 800/100MHz=4.8毫秒，因?yàn)橹恍枰M(jìn)行一次比較。這個(gè)序列嵌套在兩次經(jīng) PLB 的圖像傳輸中，根據(jù)功能性總線仿真的結(jié)果，每個(gè)字至少需要使用五個(gè)時(shí)鐘周期，故：2 x 5 x 600 x 800/（8 x100MHz）=6 毫秒。由于所有測(cè)量的數(shù)據(jù)傳輸值都大于我們先前的預(yù)估值，我們需要對(duì)由總線讀取、FIFO 寫入和清空、圖像處理流水線和總線寫入組成的完整時(shí)序鏈條的構(gòu)成進(jìn)行詳細(xì)分析。

部分重配置的力量

在運(yùn)算復(fù)雜算法時(shí)，發(fā)揮分布式計(jì)算網(wǎng)絡(luò)的力量是理想的選擇。這些網(wǎng)絡(luò)的流行設(shè)計(jì)目前僅限于使用 CPU 和GPU。我們的基于 FPGA 的分布式SoC 網(wǎng)絡(luò)架構(gòu)原型運(yùn)用 FPGA 的并行信號(hào)處理特性來(lái)計(jì)算復(fù)雜算法。

賽靈思部分重配置技術(shù)是運(yùn)用分布在世界各地的 FPGA 共享資源的關(guān)鍵。在我們的架構(gòu)中，SoC 客戶端的靜態(tài)部分用更新的加速器以自控方式對(duì) FPGA 的動(dòng)態(tài)部分進(jìn)行重配置。我們必須改進(jìn) SoC 客戶端，使之能夠使用使能中斷運(yùn)行 HWICAP，以實(shí)現(xiàn)完全的反應(yīng)能力。這個(gè)方向的第一步是實(shí)現(xiàn) FSM 控制的重配置，不給處理器帶來(lái)負(fù)擔(dān)。不過(guò)我們還需要分析PLB 傳輸影響以及 MPMC 瓶頸問(wèn)題。

為管理 SoC 客戶端， 使用與LwIP 鏈接的 Xilkernel 確保重配置驅(qū)動(dòng)程序、動(dòng)態(tài)部分的總線接口及其它應(yīng)用的線程保持同步。我們進(jìn)一步重點(diǎn)分析客戶端- 服務(wù)器系統(tǒng)的時(shí)序和動(dòng)態(tài)部分的處理周期，以期發(fā)現(xiàn)有更高數(shù)據(jù)吞吐量和可靠通信能力的軟件/RTL 模型配置。

我們的 SoC 客戶端的下一階段的設(shè)計(jì)必須考慮 AXI4 總線功能。一般來(lái)說(shuō) PRM 交換可視為與一組軟件任務(wù)共同執(zhí)行的額外硬件任務(wù)。最后且同樣重要的是，我們?nèi)匀辉趦?yōu)化服務(wù)器的軟件設(shè)計(jì)，以期達(dá)到更高的客戶滿意度。