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　　SPI4.2總線(System Packet Interface，系統間數據包接口)是一種速度高達10 Gb/s的芯片間互連總線，主要應用于ATM信元傳輸、POS(Packet Over SONET/SDH，基于SONET/SDH的包傳輸)和10 Gb/s以太網等高端場合。特別在通信領域，很多高端處理器和網絡處理器,如Intel公司的IXP2800、Cavium公司的多內核處理器CN58xx系列、NetLogic公司的XLR732、Broadcom的BCM1480，幾乎都集成了SPI4.2接口，以提高芯片的吞吐能力，適應通信產業朝著LTE(長期演進)發展的需求。還有眾多的物理層芯片，例如Cortina公司的CS1331，可以將SPI4.2總線轉換成8個千兆以太網接口。SPI4.2總線之所以被眾多的高端芯片所采用，與其高速、靈活、可靠的特性是密不可分的。

　　1 SPI4.2總線基本原理

　　SPI4.2總線是一種芯片間的互連總線，連接芯片的鏈路層和物理層模塊。其工作時鐘是源同步雙邊沿觸發時鐘，至少為311 MHz。圖1是使用SPI4.2總線連接兩個芯片的示意圖。可見，SPI4.2總線的信號在發送和接收方向完全對稱而又互相獨立，數據鏈路和狀態鏈路分開，并且其時鐘也是完全分開的。因此，該總線不僅適合于雙向通道，而且適合于只收不發或者只發不收的單向通道。

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　　圖1 SPI4.2連接示意圖

　　SPI4.2總線具有以下特點：

　　① 點對點互連，收發數據鏈路寬度為16位。

　?、?發送和接收模塊的信號各分為兩組，即數據信號和狀態信號，分別對應數據鏈路和狀態鏈路，每個鏈路具有自己的時鐘。數據鏈路發送和接收數據，狀態鏈路傳輸相應鏈路的狀態信息。

　?、?數據鏈路包含DCLK、DAT[15:0]和CTL三種LVDS(低壓差分傳輸)信號。前面加“T”表示信號屬于發送模塊，加“R”表示信號屬于接收模塊。以發送模塊為例，TDCLK是雙邊沿觸發時鐘，TCTL是控制信號，TDAT[15:0]承載了數據和控制信息。當TCTL為高電平時，TDAT[15:0]傳送的是數據包;當TCTL為低電平時，TDAT[15:0]傳送的是控制包。數據采用DIP4校驗交織碼。

　?、?狀態鏈路包括SCLK時鐘信號和STAT[1:0]狀態信號，信號類型是LVTTL或LVDS。SPI4.2 發送時序如圖2所示。如果選擇LVTTL，則SCLK時鐘頻率是數據鏈路時鐘速率的1/4。如果選擇LVDS，則SCLK時鐘頻率和數據鏈路時鐘頻率相同。下文中均以LVDS為例進行闡述。狀態鏈路主要用于流控。

　　⑤ 接收和發送模塊都含有一個FIFO隊列，用于緩存數據，隊列長度由芯片設計而定。隊列的狀態信息通過狀態鏈路周期性地發送，接收模塊和發送模塊的狀態信息是獨立的。狀態信息附加了DIP2交織校驗碼，以提高傳輸可靠性。

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　　圖2 SPI4.2 發送時序

　　除了數據包中最后一段不滿16字節的數據(EOP)之外，SPI4.2總線的數據實行突發傳輸，以16字節為單位(稱為一個數據塊)，每次傳輸多個數據塊。因為數據寬度是16位，所以一次突發傳輸至少需要4個時鐘周期。數據的高地址位字節先發送(MSB)，低地址位字節后發送，數據塊傳輸過程中不會被中斷。每次突發傳輸的間隔期間傳送控制包或者訓練序列。圖2中，TDAT表示數據塊，TCTRL表示控制塊?？刂瓢L度為16位，包含了前次傳輸和下次傳輸的狀態信息：包開始標志、包結束標志、邏輯端口地址和DIP4交織校驗碼等。數據鏈路遵循有限狀態機進行工作，狀態包括5種：控制包傳輸、數據包傳輸、空閑包傳輸、訓練序列傳輸以及訓練序列控制[1]。

　　因為狀態鏈路的寬度是2位，所以每次突發傳輸至少傳輸16位數據(4個時鐘周期)。反映FIFO隊列的狀態信息有3種：飽(SaTIsfied)、餓(Hungry)、極餓(Starving)，分別對應二進制數字10、01和00。11表示鏈路處于失步狀態，正在同步過程中。當狀態是“飽”時，說明隊列幾乎滿了，只接收當前正在傳送的數據包，其他數據包只有等狀態更新后才能接收。當狀態是“餓”時，可以接收最大MaxBurst2個數據塊。當狀態是“極餓”時，說明隊列幾乎空了，可以接收最大MaxBurst1個數據塊。MaxBurst1和MaxBurst2是SPI4.2總線初始化時設定的參數，MaxBurst1不得小于MaxBurst2。