摘 要：CMOS工藝發展到深亞微米階段，芯片的靜電放電（ESD）保護能力受到了更大的限制。因此，需要采取更加有效而且可靠的ESD保護措施。基于改進的SCR器件和STFOD結構，本文提出了一種新穎的全芯片ESD保護架構，這種架構提高了整個芯片的抗ESD能力，節省了芯片面積，達到了對整個芯片提供全方位ESD保護的目的。

　　1 引言

　　靜電放電保護對于深亞微米設計來說，由于柵氧薄、溝道短、源漏結淺再加上輕摻雜漏（LDD）以及硅化物擴散等工藝，使得傳統的ESD保護電路保護能力降低。所以深亞微米CMOS IC的ESD保護變得更加困難。在考慮提高IC ESD保護能力的同時，又要盡可能減少保護電路所占的版圖面積，這在多管腳CMOS電路中，問題尤為突出。

　　傳統上，為加強ESD保護能力，大都僅在輸入PAD附近做上ESD保護電路。大量的實驗結果表明，即使在輸入與輸出PAD上已有適當的ESD保護電路，仍然出現CMOS IC的內部電路因ESD測試而發現異常的損傷問題。因此，ESD的保護設計必須要注意全芯片（whole-chip）保護架構的設計，才能夠真正避免內部電路發生異常損傷的問題。

　　ESD事件可以在CMOS芯片上各種引腳（輸入PAD、輸出PAD、VDD和VSS）之間以各種組合隨機發生，所以，在CMOS芯片各PAD外圍都必須有相應的ESD保護電路，而且該保護電路對各種可能發生的ESD組合都要有很好的保護作用。另一方面，輸入輸出PAD之間的ESD事件時常會發生ESD電壓轉而跨在VDD與VSS電源線之間，造成IC內部電路損傷導致VDD對VSS的漏電增加，甚至永久短路。在深亞微米CMOS IC中，這種破壞現象尤其常見。

　　針對這些問題，結合實際工作，本文以改進的SCR器件和STFOD結構為基礎，提出了一種新穎的全芯片ESD保護架構，這種架構不僅提高了整個芯片的抗ESD能力，而且節省了芯片面積，達到了對整個芯片提供全方位ESD保護的目的。

　　2 互補式LVTSCR器件在輸入級ESD保護電路中的應用

　　2．1 ESD應力模式

　　ESD電壓對于VDD和VSS節點來說可以分別是正或負極，所以對每個管腳來說，都有四種ESD應力模式。

　　（1）PS-mode（Pin-to-VSS正極性）：VSS腳接地，正的ESD電壓出現在該I／O腳對VSS腳放電時，此時VDD與其他腳懸空。

　　（2）Ns-mode（Pin-to-VSS負極性）：VSS腳接地，負的ESD電壓出現在該I／O腳對VSS腳放電時，此時VDD與其他腳懸空。

　　（3）PD-mode（Pin-to-VDD正極性）：VDD腳接地，正的ESD電壓出現在該I／O腳對VDD腳放電時，此時VSS與其他腳懸空。

　　（4）ND-mode（Pin-to-VDD負極性）：VDD腳接地，負的ESD電壓出現在該I／O腳對VDD腳放電時，此時VSS與其他腳懸空。

　　芯片輸入輸出腳的ESD耐壓度是以以上四種ESD放電組合模式下最低的耐壓值為判定值。先前的ESD保護設計中，LVTSCR器件只被安放在PAD到VSS的放電路徑上，也就是說該LVTSCR器件只被用來提升PS-mode的．ESD保護能力，不能提供對PAD全方位的保護。

　　2．2 互補式LNTSCR在輸出級：ESD保護電路中的應用

　　在圖1中顯示了一種互補式LVTSCR的靜電放電保護電路。在該電路中有兩個LVTSCR器件，其中LVTSCR2被安排在PAD到VSS之間用來保護PS-mode的ESD放電，此LVTSCR2是在SCR器件中內嵌一NMOS器件而成的；另外有一LVTSCR1器件被安排在PAD到VDD之間，用來保護ND-mode的ESD放電，此LVTSCR1器件是在SCR器件內嵌一PMOS器件而成的。這LVTSCR1與LVTSCR2正好形成互補式（Complementary）的結構，可以有效地提升該PAD的ESD保護能力。另外NS-mode的ESD放電，被D1二極管旁通掉；PD-mode的ESD放電被D2二極管旁通掉。在圖1所示的互補式LVTSCR ESD保護電路中，四個不同的放電組合都被一對一地保護著，故可以真正地提供全方位的ESD保護能力。另外，由于LVTSCRl內嵌的PMOS柵極接到VDD，所以LVTSCR1在CMOS IC正常工作情形下是關閉的，只有當ESD放電時才會被導通，此LVTSCR1的導通電壓等效于PMOS的驟回擊穿（Snap shoot）電壓（約-10～15V）。試驗證明，在較小的面積下，該互補LVTSCR電路能承受更高的ESD電壓（》8000V）

　　3 HINSCR和HIPSCR器件在輸出級ESD保護電路中的應用

　　圖2所示HINTSCR是將一旁通二極管：Dp2埋入一N型LVTSCR器件而形成的一種高電流低電壓NMOS觸發的橫向SCR器件，HIPTSCR將一旁通二極管。Dn2埋人一P型的LVTSCR器件中而形成的高電流低電壓PMOS觸發的橫向SCR器件。這兩個器件可以與集成電路的輸出級PMOS器件與NlMOS器件合并在版圖中，以提升該輸出級的靜電放電保護能力。此特別埋入的二極管會分流掉一部份觸發電流，因此}IINTSCR器件與HIPTSCR器件必須要有更大的外界觸發電流才會被觸發導通，改變二極管在該HINTSCR器件與HIPTSCR器件結構內的面積大小即可設計出不同觸發電流的HINTFSCR器件與HIPTSCR器件。HINTSCR器件和HIPTSCR器件的ESD保護能力與前述互補LVTSCR器件相同，此處不再贅述。值得一提的是，該保護電路具有極高的抗噪聲干擾能力，因此更適合于輸出級：ESD保護電路。圖2是其應用在集成電路輸出級的等效電路圖。

　　4 基于STFOD結構的ESD偵測電路

　　ESD電壓可能會發生在一顆IC的任意兩pin腳之間，因此在ESD測試標準中有腳對腳（pin-to-pin）的ESD測試方法。圖3顯示ESD電流在腳對腳ESD測試下的路徑。

　　如圖3所示，一正ESD電壓加到IC的某一輸入腳，而IC的另一輸出腳相對接地，該ESD電壓在輸入腳上可能通過ESD保護二極管Dnl擊穿來旁通ESD電流到浮接的Vss上，該ESD電流再經由輸出腳NMOS的寄生二極管Dn2而流出IC到地去。但是，在Dn1擊穿前，該ESD電流會先經由Dp1對浮接中的VDD充電，而浮接中的Vss也會因輸出腳接地而被Dn2偏置在接近地的電壓。因此，發生在一輸入腳對另一輸出腳的ESD電壓會轉變成跨在VDD與VSS之間的ESD過壓應力（overstress）。這ESD電流會隨著VDD與VSS進入IC的內部電路，造成IC內部損傷，而且ESD造成內部破壞的地方是一非常隨機的現象，很難去防范。隨著CMOS工藝發展到深亞微米階段，IC內部器件越縮越小，各種版圖設計規則也越縮越小，這使得IC內部電路更易被ESD所破壞。

　　ESD對IC的放電現象當然有可能直接出現在VDD與VSS之間。如圖4所示，在正ESD模式下，ESD電流會直接經由VDD電源線導入IC內部，這ESD電壓便會直接降在IC的內部電路上，如果該IC沒有有效且快速的VDD到Vss的ESD保護電路做在VDD與Vss電源線之間，該IC的內部電路將會遭受極為嚴重的ESD損傷。因此，要能夠有效地保護整個芯片不受ESD破壞，必須要在IC內的VDD與VSS電源線之間做一有效的ESD保護電路。

　　如圖5是一基于襯底觸發N型厚氧化層器件（sTFOD）ESD偵測電路。該電路由電阻R、電容C，以及一個反相器所組成。當ESD電壓跨在VDD與Vss之間時，該ESD偵測電路會把STFOD器件導通來泄流。當IC在正常工作情形下，該ESD偵測電路使sTFOD器件保持關閉狀態。雖然sTFOD器件的柵極連接到VDD，但因這種厚氧化層器件的閾值電壓在一般CMOS工藝下都高達15～20伏特，所以該STFOD器件在IC正常工作情形下不會被5V以下的VDD所導通。

　　該ESD偵測工作原理如下

　　（1）ESD情形

　　在靜電放電時，該STFOD器件會被導通來旁通ESD電流。當ESD尚未加到VDD與VSS電源線問之前，在VX端點的電壓起始值是0伏特。在靜電放電偵測電路內的R與C的時間常數是設計在0．1～1．0微秒左右。當Vss端接地，而一ESD電壓出現在VDD端時，由于ESD電壓具有很快的上升速度（其上升時間約在5～15ns），Vx端的電壓因Rc延遲效應無法跟得上VDD端的ESD電壓上升速度，因此VX端的低電位導致反相器的輸出端VB電壓卜升到高電位。VB端的高電位觸發導通了STFOD器件的雙極晶體管特性，因而ESD電流便經由該STFOD器件而旁通掉。此導通的STFOD器件導致VDD與VSS之間短暫短路，因而可以有效且快速地抑制出現在VDD與VSS之間的ESD高電壓，從而有效地保護Ic的內部電路免受ESD破壞。南于該STFOD器件是通過襯底觸發而導通，所以它可在較小的版岡面積下提供較高的ESD電流排放能力，因此可使整個芯片版圖面積大幅縮小，符合高密度、高集積度的應用需求。

　　（2）VDD加電情形

　　由于CMOS IC在正常工作時，其VDD是偏壓在一同定的電壓（例如5伏特）。但是在加電瞬間，VDD電壓自0伏特逐漸上升到5伏特，這就是一般所謂power-on瞬時。在這power-on瞬時，要保持STFOD器件在這power-on情形下仍保持關閉，但在：ESD放電情形下導通，可通過RC時間常數的設計來達到此目的。因為VDD power-on電壓上升時間是約1ms左右，但ESD電壓的上升時間約10ns，因此把ESD偵測電路的RC時間常數設在0．1～1．0us之間，它便可以分辨出VDD Power-on與ESD）放電兩種不同的工作情形。

　　5 全芯片ESD保護架構

　　ESD保護電路的安排必須全方位地考慮到ESD測試的各種組合，因為一顆IC的ESD失效閾值定義為整顆IC所有引腳在各種測試模式下，最低的ESD耐壓值。因此，一個全芯片ESD保護電路的安排要如圖6所示，輸入輸出PAD要能夠抑制PS、NS、PD、ND四種模式的靜電放電，另外，VDD到VSS也要有ESD保護電路。

　　根據實際需要，結合上述各種ESD保護結構，我們提出了一種新穎的深亞微米CMOS IC全芯片ESD保護架構如圖7。其中，輸入輸出PAD外圍ESD保護電路都采用改進的SCR結構。其中，輸入PAD外圍我們選用基于互補式LVTSCR結構設計的ESD保護電路，考慮對下級芯片輸入信號的影響，輸出PAD上采用抗噪聲能力較強HINSCR和HIPSCR器件。實測表明，它們對發生在輸入輸出PAD上PS、PD、NS和ND四種模式的ESD都起到了很好的抑制作用。

　　對于VDD與VSS之間的ESD保護電路設計，一方面，要兼顧內部電路版岡設計規則和先進的工藝要求，保護電路在能夠實現保護目的的同時，還要盡量節省版圖面積；另一方面，由于電源地線較長，VDD與VSS上的寄生電阻電容也較大，如果保護電路的擺放位置離：ESD發生位置較遠，其保護作用就會因卜述寄生參數影響而削弱。因此ESD保護電路在芯片中的布局也同樣重要。基于以卜考慮我們采用了節省芯片面積的sTFOD結構ESD偵測電路，該電路可完全按照內部芯片的版岡設計規則設計實現，而且不必增加工藝版次。保護電路的安放參照了一套現成的ESD布局設計規則，其布局如圖7所示，圍繞電源地線均勻地放在芯片四周，巧妙地避免了電源地線之間寄生參數的負面影響。

　　該全芯片ESD防護設計架構已實際地被用來改善某一IC產品的ESD耐壓能力。該IC產品原本ESD耐壓能力，在輸入／輸出腳對VDD／VSS ESD放電測試情形下只能承受1 000V的ESD，在腳對腳的ESD放電測試情形下只能承受500V的ESD。經過圖7的應用之后，該IC的ESD耐壓能力，在輸入／輸出腳對VDD／VSS ESD測試下能承受到4000V以上的ESD，在腳對腳ESD測試下能承受到3000V以上的ESD。該全芯片ESD架構在小布局面積下提供了有效而又高水平的ESD保護能力。

　　6 結論

　　ESD的防護是整顆集成電路的問題，而不只是輸入輸出PAD或電源地PAD的問題，即使各個PAl）都有很好的ESD防護能力，不見得整顆集成電路就有很高的ESD防護能力。采用適當的全芯片（whole-chip）防護架構設計，才能真正提升整顆集成電路的ESD防護能力。本文采用改進SCR結構和STFOD器件，提出了一個新穎的深亞微米CMOS IC全芯片ESD保護架構，該架構節省了布局面積，實現了對整個芯片全方位的ESD保護。