模擬采集部分是所有數(shù)據(jù)采集系統(tǒng)的核心。微處理器、數(shù)字信號處理器、存儲器、固件、軟件驅(qū)動、操作系統(tǒng)和軟件應(yīng)用都可能構(gòu)成一個系統(tǒng)的大腦，但它們實際上還是模擬電路。要針對某種應(yīng)用建立一個有必要的速度、分辨率和精度的系統(tǒng)，需要尋找模擬數(shù)據(jù)轉(zhuǎn)換器、運放、復(fù)用器和電壓基準的正確組合。

　　圖 1 是模數(shù)轉(zhuǎn)換器（ADC）中通過基本模擬信號的路徑。每個數(shù)據(jù)采集系統(tǒng)都要使用這種基本配置的某種形式。為每個元件所做的選擇會影響到對其他元件的選擇。

　　模擬信號路徑開始于輸入連接器。多數(shù)數(shù)據(jù)采集系統(tǒng)會在模擬電路前采用某種形式的電路保護。例如保險絲或箝位二極管等元件可以限制進入系統(tǒng)的電壓或電流，以保護元器件不會損壞。

　　數(shù)據(jù)采集系統(tǒng)很少采用單一的測量通道。數(shù)字萬用表（DMM）一般只有一個通道，但可以用繼電器與 DMM 結(jié)合來增加通道數(shù)。數(shù)據(jù)采集系統(tǒng)（無論是插件板、USB 模塊或獨立系統(tǒng)）每個通道都可能有一個專用的 ADC，或只有一個 ADC，由復(fù)用器（mux）連接到多個通道。每個通道都有專用 ADC 使系統(tǒng)的所有通道可以同時采樣。

　　在復(fù)用器之后（如果系統(tǒng)使用的話），可編程增益放大器（PGA）對來自傳感器或其他信號源的輸入電壓進行放大或衰減，使之最佳地適配 ADC 的輸入電壓范圍。有些系統(tǒng)可能采用第二只運放，它為輸入信號增加了一個 DC 偏置電壓。偏置電壓用于使信號偏移，使之定位于 ADC 輸入范圍的中心。因此，ADC 輸入電壓范圍就是選擇 PGA 的主要因素。

　　也可以使用附加的箝位電路來保護 ADC。在 ADC 之前，大多數(shù)系統(tǒng)設(shè)計者都增會加一個低通抗混疊濾波器。這個濾波器用于限制信號路徑的帶寬，在 ADC 進行信號數(shù)字化以前盡可能減少混疊的最后機會。

　　要成功地數(shù)字化模擬信號，ADC 需要一個基準電壓 Vref。有些 ADC 帶有內(nèi)部基準，而其他則采用外接基準源。

　　Keithley Instruments 公司的高級總工

　　程師 Kevin Cawley 說：“我們偏向于外接電壓基準。我們認為，外接電壓基準要比內(nèi)置的更穩(wěn)定。”

　　United Electronic Industries（UEI）的工程經(jīng)理 Alex Ivchenko 進一步說：“如果你用外接基準，就可以通過控制 ADC 基準電壓來調(diào)節(jié)輸入路徑的增益。如果輸入電壓太高，就需要提供一個更高的 Vref。”

　　ADC 的數(shù)字輸出可以是串行方式，也可以是并行方式。串行總線能提供更好的模擬性能，因為在一個給定時間內(nèi)只有較少的線路需要改變，可以盡量減少在電源與地線上的反跳，并降低了總系統(tǒng)噪聲。但是，對于相同的位數(shù)，串行接口運行的時鐘頻率高于并行總線，因此，必須小心地發(fā)送信號以減少噪聲。

　　ADC 的選擇

　　ADC 的選擇涉及很多必須考慮的設(shè)計權(quán)衡。數(shù)據(jù)采集系統(tǒng)中的多數(shù) ADC 都采用逐次逼近型（SAR）或 Σ-Δ架構(gòu)。一般來說，SAR 器件的速度高于 Σ-Δ ADC，但 Σ-Δ 架構(gòu)有更高的分辨率。如果需要高于 18 位的分辨率，就需要 Σ-Δ 轉(zhuǎn)換器。

　　ADC 的采樣率與電源電壓將決定可以使用的支持電路類型。以電源電壓為例，今天的多數(shù) ADC 采用 CMOS 工藝而不是雙極工藝制造。CMOS 器件的功耗遠低于雙極器件，還可以采用較低的電源電壓軌運行。雙極器件可能需要 12V 或 15V 電壓軌，而 CMOS 器件可以采用5V、4V、3.3V、2.5V 甚至 1.8V 的單極電源。

　　盡管低電壓能降低功耗，但它們也壓縮了 ADC 的動態(tài)范圍。ADC 運行在 12V 時，其動態(tài)范圍是 0-4V 器件的六倍。因此，同樣數(shù)量的噪聲對 12V 系統(tǒng)的影響遠小于一個 4V 系統(tǒng)。所以，必須使進入 ADC 的噪聲低于 1 個最低有效位（LSB）。ADC 前的運放噪聲級要與 1 LSB 動態(tài)范圍相一致。這意味著24 位 ADC 的噪聲要比 16 位ADC 更低。

　　Cawley 稱，為獲得更好的動態(tài)范圍，應(yīng)該盡可能使高電平信號遠離模擬通道。他指出，Keithley 的 DMM 在 10V 范圍內(nèi)可以提供最佳的精度，此時對進入的信號既不需要放大也無需衰減。

　　設(shè)計者的工作

　　由于高電壓軌可提供更好的動態(tài)范圍，很多工業(yè)數(shù)據(jù)采集系統(tǒng)的設(shè)計者要求自己的運放和數(shù)據(jù)轉(zhuǎn)換器采用這類電壓軌。于是，ADC 制造商開發(fā)出了工作在 16V 電壓軌的 CMOS 數(shù)據(jù)轉(zhuǎn)換器。Analog Devices 公司高級現(xiàn)場應(yīng)用工程師 Chris Hyde 指出，這些器件可以處理高達 15V 的傳感器輸入。

　　對低動態(tài)范圍的其他補償是盡可能早地對傳感器信號進行數(shù)字化。UEI 的 Ivchenko 說：“高速 ADC 價格已經(jīng)下降到了一個讓過采樣更有意義的點位。”

　　使用了過采樣，就可以用數(shù)字濾波器降低噪聲。過采樣與濾波器越多，則噪聲抑制能力越好，但系統(tǒng)會更慢。Ivchenko 指出，采用 22n 過采樣及使用一個數(shù)字均化濾波器會提高噪聲性能。下表列出了給定位數(shù)下需要多少過采樣才能提高噪聲性能的情形。

　　對給定位數(shù)提高噪聲性能需要的過采樣值

　　Ivchenko 在 ADC 后加了一個“磚墻式”（120 dB/倍頻程）數(shù)字有限脈沖響應(yīng)（FIR）濾波器，以降低噪聲并提取出感興趣的頻譜。然后，他提取一部分數(shù)據(jù)或作一個移動平均，使采樣速率能為應(yīng)用所接受。

　　低壓 ADC 與運放要求有足夠的供電電流，才能在數(shù)據(jù)轉(zhuǎn)換期間保持信號穩(wěn)定。Hyde 說：“設(shè)計者挑選的運放和電壓基準經(jīng)常沒有足夠的驅(qū)動能力。一個電壓基準可能同時需要流出和流入電流。”一個 ADC 可能有一個動態(tài)輸入阻抗，而且可能需要一個低阻抗信號源作充分的耦合，才能維持基準電壓電平。

　　National Instruments 的模擬設(shè)計工程師 Luis Orozco 稱：“SAR 轉(zhuǎn)換器需要一種很低的輸出阻抗源來保持輸入信號在轉(zhuǎn)換期間不會變化。由于 SAR ADC 一般對其電源表現(xiàn)為高動態(tài)負載，我們要小心地旁路所有器件。”他指出，給一個 ADC 配用正確的運放非常重要。

　　Orozco 說：“一個運放要具備實現(xiàn)特定 ADC 規(guī)格的性能，它消耗的電流要比 ADC 自身多數(shù)倍。”ADC 的基準輸入與信號輸入表現(xiàn)類似。低功耗器件（如電壓基準）可能需要電容器或緩沖器，從而在 ADC 對基準采樣時保持輸出的穩(wěn)定電平。

　　Ivchenko 補充說：“不僅如此，還應(yīng)采用低等效串聯(lián)電阻（ESR）的旁路電容。可能的話盡量用 X7R 陶瓷電容，而不用鉭電容。電容器必須有足夠快的充放電速度，才能在轉(zhuǎn)換期間為 ADC 提供足夠的峰值電流。”高 ESR 會增加電容器的充放電時間。

　　圖 2 給出了提供充足電流的兩種方法。在圖 2a 中，一只電容器存儲能量，當(dāng) ADC 需要更多電流來保持基準電壓穩(wěn)定時，電容為其供電。一般 22？F 的電容就夠用了，但要查看ADC 數(shù)據(jù)手冊來確認這一點。在圖 2b 中，運放用于 ADC 電壓基準的緩沖。運放給電壓基準提供了高阻抗輸入，同時其低阻抗輸出能為 ADC 提供充足的電流。雖然運放方案更講究，但它為 Vref 增加了一個偏置電壓，這會增加系統(tǒng)噪聲、功耗，而且成本也更高。