測試FPGA中的高速串列I/O

　　這些工具可用來時FPGA開發(fā)商測量串列I/O。圖2為此類工具架構圖。

　　圖2：用于高速串列鏈路測試的嵌入式測試解決方案架構圖。

　　該工具有叁個基本的部份組成：

　　1. 實現(xiàn)晶片上測試模式產(chǎn)生、BER測量和存取發(fā)射和接收器控制記憶體的測試核心；2. 測量軟體；3. 簡單的硬體介面，本例中用JTAG編程電纜來實現(xiàn)。

　　人們可以看到，利用該架構，透過適當?shù)嘏渲眠@叁個部份，就可以設立起一個測量例程來探測用Xilinx FPGA實現(xiàn)的高速串列鏈路工作情況。

　　這樣的測試工具提供了進行叁個基本鏈路測量的能力，所有的都基于BER，其已被廣泛地接受作為高速串列埠的最終測量。最簡單的就是該工具可以提供鏈路BER測量。該測量在內(nèi)部實現(xiàn)，并反映從FPGA內(nèi)部的接收器所視的實際條件，而無須採用傳統(tǒng)測量中通常使用的接觸式探頭來測量元件的接腳。

　　另一個感興趣的測量是視圖測試（圖3詳見本刊網(wǎng)站），這為迅速掌握鏈路裕度提供了一個簡單的方式。透過在數(shù)據(jù)眼的單位間隔上重復進行BER測量，可以為用戶提供BER與數(shù)據(jù)眼位置關係的圖形顯示。最終，透過將視圖測量功能與發(fā)射和接收控制暫存器存取相結合，就能有效地對鏈路進行調(diào)整，來獲得最佳的BER。

　　圖3：能夠測量鏈路裕度的視圖測試。

　　嵌入式測試的內(nèi)涵

　　嵌入式系統(tǒng)中對串列I/O的採用將對如何成立設計團隊和採用什么工具產(chǎn)生影響。我堅信針對這一技術的嵌入式測試的特殊應用將為開發(fā)商帶來有價值的幫助。在高速串列領域及以外的其它領域許多其它的可能性都與這一概念相關。很顯然，隨著半導體技術在復雜度和功能以及速度等方面的不斷發(fā)展，嵌入式測試方案將為系統(tǒng)設計師探究系統(tǒng)提供真正的機會，不論是硬體還是軟體。

　　實現(xiàn)嵌入式測試要求一定的靈活度，以便將全新的測試拓樸架構和新的測試方案整合在一起來實現(xiàn)跨度覆蓋到半導體製造商和測試測量供應商的測試解決方案。儘管這些合作意味著將對產(chǎn)業(yè)帶來挑戰(zhàn)，但卻能為位于競爭的價值點上的設計師帶來全新的、具有價值的測量功能，這都將是不可否認的經(jīng)濟驅動力。