隨著技術(shù)的進(jìn)步，電子產(chǎn)業(yè)自身在不斷地發(fā)明創(chuàng)新。嵌入式系統(tǒng)設(shè)計(jì)師相當(dāng)清楚這一點(diǎn)，許多人開發(fā)的應(yīng)用數(shù)量甚至可以橫跨幾代電子技術(shù)和微處理器技術(shù)。

　　一路看過來，隨著基本的硬體和軟體的演進(jìn)，當(dāng)然也出現(xiàn)了許多不同的系統(tǒng)開發(fā)和除錯(cuò)方法。如今，絕大多數(shù)微處理器整合有晶片上除錯(cuò)資源，因而設(shè)計(jì)師可以利用低成本的硬體介面進(jìn)行開發(fā)和測(cè)試。這類被稱作為嵌入式測(cè)試的除錯(cuò)，大幅有助于嵌入式系統(tǒng)的成長(zhǎng)，并將使具有高速串列I/O的設(shè)計(jì)系統(tǒng)具有更高的效率。

　　如今，半導(dǎo)體硅晶片成本的降低使得電子產(chǎn)業(yè)可以利用通訊產(chǎn)業(yè)30多年發(fā)展所取得的一些先進(jìn)技術(shù)，特別是串列介面。就當(dāng)數(shù)位系統(tǒng)拼命地與大規(guī)模、高速數(shù)據(jù)傳輸?shù)墓庀到y(tǒng)的處理頻寬保持同步時(shí)，前所未有的對(duì)速度和總處理吞吐率的需求激勵(lì)了平行匯流排結(jié)構(gòu)針對(duì)其自身的一些實(shí)際限制進(jìn)行演進(jìn)，為了獲取更高的處理頻寬，PC領(lǐng)域正鐘情于高速串列介面，向PCI-Express這類匯流排標(biāo)準(zhǔn)的迅速成長(zhǎng)就是例證。

　　由于PC領(lǐng)域採用了串列介面，這些技術(shù)正被廣泛接受并確立地位。實(shí)現(xiàn)成本開始下降，這就意味著目前串列介面正邁上低成本的PC產(chǎn)品和主流數(shù)位產(chǎn)品──換言之，即嵌入式系統(tǒng)之路。我們將再一次看到該演進(jìn)過程：即隨著嵌入式系統(tǒng)和相關(guān)的處理器採用該項(xiàng)新技術(shù)，設(shè)計(jì)團(tuán)隊(duì)必須採用新的開發(fā)和除錯(cuò)方法來利用高速串列埠的優(yōu)點(diǎn)。

　　採用新測(cè)試方法

　　如今，絕大多數(shù)的數(shù)位電路設(shè)計(jì)師還習(xí)慣于採用平行介面和速率為100~200MHz左右的系統(tǒng)時(shí)脈。的確，有很好的標(biāo)準(zhǔn)，又有熟知的經(jīng)驗(yàn)和工具支援這類選擇。但是，高速（數(shù)Gb）串列完全是另外一回事。如今，成功配置高速串列介面的設(shè)計(jì)團(tuán)隊(duì)通常聘用在高速訊號(hào)傳輸（訊號(hào)完整性）的實(shí)體層方面具有特殊經(jīng)驗(yàn)的工程師。由于該方案將有助于將產(chǎn)品成功地投入市場(chǎng)，故需對(duì)開發(fā)團(tuán)隊(duì)進(jìn)行較多的改變，以便于將這一先進(jìn)的技術(shù)整合進(jìn)針對(duì)主流數(shù)位電子產(chǎn)品市場(chǎng)的設(shè)計(jì)中去。開發(fā)團(tuán)隊(duì)需要更有經(jīng)驗(yàn)的設(shè)計(jì)師，以及所需的設(shè)計(jì)工具和設(shè)計(jì)方法，來解決與以往大不相同的設(shè)計(jì)問題。

　　第一步是要瞭解設(shè)計(jì)問題。如何設(shè)計(jì)與過去大不相同的數(shù)位高速串列介面？可能最大的差別在于訊號(hào)完整性。由于這些主要介面的訊號(hào)速率都高達(dá)Gb，將會(huì)出現(xiàn)許多通常只有類比（或者更像是RF/微波）領(lǐng)域才會(huì)出現(xiàn)的問題。設(shè)計(jì)師這就不像過去那樣只需關(guān)注像設(shè)立時(shí)間、保持時(shí)間和上升時(shí)間這類的訊號(hào)定時(shí)參數(shù)，而是必須關(guān)注像視圖張開、位元誤差率和抖動(dòng)的參數(shù)。

　　另一個(gè)不同之處在于探測(cè)設(shè)計(jì)師希望觀測(cè)的訊號(hào)的能力。該功能無論是對(duì)于目前的半導(dǎo)體的高整合度，還是細(xì)心地調(diào)理訊號(hào)通道上的訊號(hào)完整性都不可或缺的。隨著速率上升到3Gbits/s，就需要對(duì)訊號(hào)進(jìn)行一些先行傳輸調(diào)理，來補(bǔ)償傳輸媒質(zhì)的耗損；接收端的訊號(hào)處理也需要相應(yīng)的濾波，來精確地恢復(fù)訊號(hào)。同樣，由于有些訊號(hào)通常都工作在次微米數(shù)位硅晶片的低功率環(huán)境，電壓的擺幅較小。這意味著傳統(tǒng)的測(cè)試測(cè)量方法，即簡(jiǎn)單地利用實(shí)體探頭來進(jìn)行接觸式探測(cè)將變得不太可能，因?yàn)樘筋^自身將會(huì)對(duì)訊號(hào)帶來很大程度的影響。

　　測(cè)試和除錯(cuò)這些介面時(shí)必須考慮到這些因素所產(chǎn)生的實(shí)際影響。對(duì)數(shù)位完整性方面的需求意味著數(shù)位設(shè)計(jì)師必須在驗(yàn)證設(shè)計(jì)所用的標(biāo)準(zhǔn)工具庫內(nèi)添加新的測(cè)量類型（或測(cè)試設(shè)備）。目前，測(cè)量訊號(hào)完整性的復(fù)雜設(shè)備正普及，并且隨著從以前的特定應(yīng)用發(fā)展到主流應(yīng)用的過程中還必須不斷演進(jìn)，這些設(shè)備包括視圖測(cè)試、位元誤差率（BER）測(cè)試以及抖動(dòng)容差測(cè)試設(shè)備。隨著這些訊號(hào)變得更加靈敏，半導(dǎo)體硅晶片的整合度變得更高，為了能夠探測(cè)這些關(guān)鍵訊號(hào)，這些測(cè)試解決方案還必須不斷演進(jìn)。

　　解決方案是嵌入式測(cè)試

　　如同微處理器領(lǐng)域中的晶片上除錯(cuò)工具和技術(shù)的出現(xiàn)一樣，解決方案應(yīng)該是在硅晶片上實(shí)現(xiàn)更多的測(cè)試功能，至少對(duì)于探測(cè)問題是如此。由于晶片開發(fā)商非常仔細(xì)地設(shè)計(jì)了訊號(hào)通道，故對(duì)于應(yīng)用設(shè)計(jì)師來說，整合能力并利用這種方法來進(jìn)行關(guān)鍵測(cè)量和觀察串列埠的行為將是最好的方法。這種稱作為嵌入式測(cè)試的方法，不需要外觸探頭（探頭自身將引起相關(guān)的問題），而且可以獲取外部無法獲取的訊號(hào)的相關(guān)資訊（例如被接收機(jī)恢復(fù)實(shí)際視圖指標(biāo)）。

　　圖1（詳見本刊網(wǎng)站）提供了一個(gè)實(shí)際例子。這？堙A在速率為6.25Gbits/s的串列鏈路上進(jìn)行的測(cè)量顯示，即便實(shí)體探頭的限制可以克服，在元件接腳上觀察訊號(hào)也將導(dǎo)致錯(cuò)誤的結(jié)果，由于採用了先行傳輸訊號(hào)調(diào)理。如果只是簡(jiǎn)單地看一下圖示的資訊，人們可能會(huì)斷定該鏈路無法工作，因?yàn)橛^察不到訊號(hào)視圖的張開。但是，透過結(jié)合晶片上測(cè)量，如圖中的右側(cè)所示，工程師就能夠確信確實(shí)有一個(gè)訊號(hào)被接收機(jī)恢復(fù)了。

　　圖1：高速串列鏈路測(cè)試的實(shí)際例子。

　　FGPA的用途

　　隨著串列技術(shù)在嵌入式系統(tǒng)中的出現(xiàn)，FPGA將扮演一個(gè)重要的作用。長(zhǎng)期以來FPGA都是嵌入式設(shè)計(jì)師使用的實(shí)現(xiàn)技術(shù)，而隨著FPGA性價(jià)比的演進(jìn)，其作用正增加。FPGA正日益增多地成為一個(gè)整合平臺(tái)，它具有類似晶片上系統(tǒng)（SoC）的功能，而這些功能則利用可編程的架構(gòu)來實(shí)現(xiàn)。這為嵌入式系統(tǒng)設(shè)計(jì)師帶來了頗多的靈活性，并使他們能在其設(shè)計(jì)中以低成本的方案實(shí)現(xiàn)高整合度。

　　FPGA供應(yīng)商也意識(shí)到了正轉(zhuǎn)向串列埠的這一趨勢(shì)，并正致力于為更多的開發(fā)商提供可用的高速串列技術(shù)。絕大多數(shù)的高階FPGA產(chǎn)品中目前都有數(shù)Gb的串列I/O功能，該功能也正開始進(jìn)入低成本的FPGA元件中。FPGA固有的可重新編程能力還為實(shí)現(xiàn)測(cè)試功能的測(cè)試工具提供一個(gè)真正的機(jī)會(huì)。開發(fā)和測(cè)試工具正涌現(xiàn)出來，這為設(shè)計(jì)師提供了掌握串列介面的行為和品質(zhì)的新方法。這些新工具採用與高速串列技術(shù)指標(biāo)（如BER測(cè)量）相關(guān)的測(cè)試類型，這就使得它們對(duì)以前由于知識(shí)面和採購相關(guān)儀器成本所限而沒有考慮過的各類設(shè)計(jì)師來說都是有用的。

　　測(cè)試FPGA中的高速串列I/O

　　這些工具可用來時(shí)FPGA開發(fā)商測(cè)量串列I/O。圖2為此類工具架構(gòu)圖。

　　圖2：用于高速串列鏈路測(cè)試的嵌入式測(cè)試解決方案架構(gòu)圖。

　　該工具有叁個(gè)基本的部份組成：

　　1. 實(shí)現(xiàn)晶片上測(cè)試模式產(chǎn)生、BER測(cè)量和存取發(fā)射和接收器控制記憶體的測(cè)試核心；2. 測(cè)量軟體；3. 簡(jiǎn)單的硬體介面，本例中用JTAG編程電纜來實(shí)現(xiàn)。

　　人們可以看到，利用該架構(gòu)，透過適當(dāng)?shù)嘏渲眠@叁個(gè)部份，就可以設(shè)立起一個(gè)測(cè)量例程來探測(cè)用Xilinx FPGA實(shí)現(xiàn)的高速串列鏈路工作情況。

　　這樣的測(cè)試工具提供了進(jìn)行叁個(gè)基本鏈路測(cè)量的能力，所有的都基于BER，其已被廣泛地接受作為高速串列埠的最終測(cè)量。最簡(jiǎn)單的就是該工具可以提供鏈路BER測(cè)量。該測(cè)量在內(nèi)部實(shí)現(xiàn)，并反映從FPGA內(nèi)部的接收器所視的實(shí)際條件，而無須採用傳統(tǒng)測(cè)量中通常使用的接觸式探頭來測(cè)量元件的接腳。

　　另一個(gè)感興趣的測(cè)量是視圖測(cè)試（圖3詳見本刊網(wǎng)站），這為迅速掌握鏈路裕度提供了一個(gè)簡(jiǎn)單的方式。透過在數(shù)據(jù)眼的單位間隔上重復(fù)進(jìn)行BER測(cè)量，可以為用戶提供BER與數(shù)據(jù)眼位置關(guān)係的圖形顯示。最終，透過將視圖測(cè)量功能與發(fā)射和接收控制暫存器存取相結(jié)合，就能有效地對(duì)鏈路進(jìn)行調(diào)整，來獲得最佳的BER。

　　圖3：能夠測(cè)量鏈路裕度的視圖測(cè)試。

　　嵌入式測(cè)試的內(nèi)涵

　　嵌入式系統(tǒng)中對(duì)串列I/O的採用將對(duì)如何成立設(shè)計(jì)團(tuán)隊(duì)和採用什么工具產(chǎn)生影響。我堅(jiān)信針對(duì)這一技術(shù)的嵌入式測(cè)試的特殊應(yīng)用將為開發(fā)商帶來有價(jià)值的幫助。在高速串列領(lǐng)域及以外的其它領(lǐng)域許多其它的可能性都與這一概念相關(guān)。很顯然，隨著半導(dǎo)體技術(shù)在復(fù)雜度和功能以及速度等方面的不斷發(fā)展，嵌入式測(cè)試方案將為系統(tǒng)設(shè)計(jì)師探究系統(tǒng)提供真正的機(jī)會(huì)，不論是硬體還是軟體。

　　實(shí)現(xiàn)嵌入式測(cè)試要求一定的靈活度，以便將全新的測(cè)試拓樸架構(gòu)和新的測(cè)試方案整合在一起來實(shí)現(xiàn)跨度覆蓋到半導(dǎo)體製造商和測(cè)試測(cè)量供應(yīng)商的測(cè)試解決方案。儘管這些合作意味著將對(duì)產(chǎn)業(yè)帶來挑戰(zhàn)，但卻能為位于競(jìng)爭(zhēng)的價(jià)值點(diǎn)上的設(shè)計(jì)師帶來全新的、具有價(jià)值的測(cè)量功能，這都將是不可否認(rèn)的經(jīng)濟(jì)驅(qū)動(dòng)力。