JESD204B標(biāo)準(zhǔn)提供一種將一個(gè)或多個(gè)數(shù)據(jù)轉(zhuǎn)換器與數(shù)字信號(hào)處理器件接口的方法(通常是ADC或DAC與FPGA接口),相比于通常的并行數(shù)據(jù)傳輸,這是一種更高速度的串行接口。
2024-03-20 11:33:3433 想跨行業(yè)做硬件設(shè)計(jì)工程師,應(yīng)該如何學(xué)習(xí)規(guī)劃呢
2024-03-17 21:49:45
我的 make ewarm TOOLCHAIN 檔案將模組工具箱工程轉(zhuǎn)到成為 IAR 工程師的路程中使用 make ewarm TOOLCHAIN = IAR 命令報(bào)錯(cuò)了錯(cuò)誤,這個(gè)要怎么排查下有好建議嗎?
2024-02-29 06:30:40
個(gè)串行通道的高速 JESD204C 輸出接口,支持高達(dá) 17.16Gbps 的線路速率。通過(guò) JESD204C 子類 1 支持確定性延遲和多器件同步。JESD204C 接口可進(jìn)行配置,對(duì)線路速率和通道
2024-01-31 15:22:55
程序開(kāi)發(fā)要成為出色的電源工程師,編程是不可或缺的技能之一。在數(shù)字電源領(lǐng)域,常見(jiàn)的控制核心包括DSP、MCU和FPGA等。DSP和MCU通常使用C語(yǔ)言進(jìn)行開(kāi)發(fā),而FPGA則主要采用硬件語(yǔ)言VHDL
2024-01-29 11:29:42
的JESD204發(fā)布版中。
問(wèn):我為轉(zhuǎn)換器分配的JESD204B通道在系統(tǒng)板上無(wú)法順利路由至FPGA。交叉對(duì)太多,非常容易受串?dāng)_影響。能否重新映射JESD204B的通道分配,改善布局?
答:雖然轉(zhuǎn)換器
2024-01-03 06:35:04
JESD79-5B DDR5 SDRAM-2022 JEDEC
2023-12-23 09:24:37
目前,我在設(shè)計(jì)中想使用ZYNQ 7015系列的FPGA,利用JESD204 IP核接收A/D轉(zhuǎn)換器AD9683轉(zhuǎn)換完成后的數(shù)據(jù)。但是JESD204 IP核的端口很多,我不知道應(yīng)該如何將AD9683
2023-12-15 07:14:52
使用AD9680時(shí)遇到一個(gè)問(wèn)題,AD9680采樣率為1Gsps,JESD204B IP核的GTX參考時(shí)鐘為250MHz,參數(shù)L=4,F(xiàn)=2,K=32,線速率為10Gbps,使用的為SYSREF
2023-12-12 08:03:49
我使用的是KC705板卡,調(diào)用了里面JESD204B的IP核,使用模式為interpolation值為4,4條鏈路,DAC頻率為2.5GHZ,通道速度為6.25GHZ,出現(xiàn)的問(wèn)題是:
幀同步過(guò)程
2023-12-12 07:28:25
用單片AD9690采集數(shù)據(jù)給FPGA,不要求確定延遲,因此想要把AD9690配置在JESD204B sublcass 0 模式下。但是這種模式下,對(duì)于AD9690的SYSREF±的輸入管腳怎么處理?以及AD9690工作在subclass 0 模式下還有沒(méi)有其他要注意的地方?
2023-12-12 06:16:08
最近在使用AD9144芯片,調(diào)試JESD204B接口出現(xiàn)了一些問(wèn)題,暫時(shí)沒(méi)有頭緒,期盼能得到各位的指點(diǎn)。
AD9144的主要配置如下:8條JESD204B鏈路,subclass1,速率為
2023-12-08 06:00:25
老是顯示錯(cuò)誤如下:
root@analog:~# [15.459970] axi-jesd204-rx 84aa0000.axi-jesd204-rx: Lane 0 desynced
2023-12-07 07:09:20
你好,因?yàn)轫?xiàng)目需要,要做一塊數(shù)據(jù)采集和發(fā)生板,接口支持JESD204B,時(shí)鐘我選用了AD9523-1,電路我參考FMC-DAQ2開(kāi)發(fā)板,舍棄了PLL1,直接在OSC_IN接入125M時(shí)鐘作參考,輸出
2023-12-06 07:48:32
的AD9162-FMX-EBZ板子,看到的現(xiàn)象是SYSREF信號(hào)一直為高,CGS測(cè)試信號(hào)不完全拉高,每次重新配置時(shí)拉高的lane通道數(shù)還不一樣。其界面設(shè)置如下圖所示。FPGA的使用是條用的xilinx的JESD204 IP核。
FPGA抓到的SYNC信號(hào)與SYSREF信號(hào)如下圖所示:
2023-12-05 08:23:30
使用內(nèi)部PLL,輸入?yún)⒖碱l率為100MHz。在采樣率時(shí)鐘設(shè)置為1GHz時(shí),DAC的JESD204B鏈路能建立,但是當(dāng)頻率改為1.5GHz時(shí),SYNC一直為低。其他相關(guān)寄存器都已經(jīng)修改,serdes
2023-12-05 08:17:30
9680測(cè)試評(píng)估中遇到問(wèn)題:
按照數(shù)據(jù)手冊(cè)中的配置步驟,關(guān)斷鏈路,通過(guò)0x570和0X56E寄存器快速配置JESD204B,鏈路上電后,電路鎖相環(huán)無(wú)法鎖定,204B無(wú)法正常輸出數(shù)據(jù)。
2023-12-05 08:04:26
Jesd 無(wú)法連接到的問(wèn)題已經(jīng)配置了 AD9173 。模式為 8, 主要的內(nèi)插是 x12, 通道內(nèi)插是 x1. DAC PLL 鎖定在 12GHz, 雙鏈接, L=4. 。 Reg0X281 中
2023-12-05 08:04:04
我在使用AD9163的時(shí)候遇到JESD204B的SYNC信號(hào)周期性拉低。通過(guò)讀寄存器值如圖,發(fā)現(xiàn)REG470和REG471都為0xFF,而REG472始終為0.不知有誰(shuí)知道是什么原因?該如何解
2023-12-04 07:30:17
AD9164 JESD204B接口的傳輸層是如何對(duì)I/Q數(shù)據(jù)進(jìn)行映射的
2023-12-04 07:27:34
大佬好,小弟最近在調(diào)試AD9136芯片,遇到一個(gè)問(wèn)題,如下:
1.我使用的是9136模式11,單鏈路模式,使用一個(gè)JESD204+一個(gè)JESD204 PHY,我將JESD204的tx_charisk
2023-12-04 07:14:58
在AD9680和AD9690數(shù)據(jù)手冊(cè)上,寫(xiě)著它們[size=200%]支持的最小通道線率是3125Mbps,但是在JESD204B標(biāo)準(zhǔn)手冊(cè)寫(xiě)著最小通道線率是312.5Mbps。
我疑惑這是數(shù)據(jù)手冊(cè)的錯(cuò)誤,還是AD9680和AD9690這兩款芯片支持的最低通道線率確實(shí)時(shí)3125Mbps
2023-12-01 07:57:58
工作職責(zé)
完成模擬電路的設(shè)計(jì)、仿真和驗(yàn)證;
與版圖工程師密切合作,優(yōu)化版圖質(zhì)量;
負(fù)責(zé)產(chǎn)品設(shè)計(jì)相關(guān)技術(shù)文檔的編寫(xiě)和整理;
協(xié)作完成產(chǎn)品的測(cè)試規(guī)劃、設(shè)計(jì)驗(yàn)證、調(diào)試、失效分析等工作。
任職資格
微電子
2023-11-30 17:09:44
作者:Ian Beavers,ADI公司應(yīng)用工程師 JESD204B串行數(shù)據(jù)鏈路接口針對(duì)支持更高速轉(zhuǎn)換器不斷增長(zhǎng)的帶寬需求而開(kāi)發(fā)。作為第三代標(biāo)準(zhǔn),它提供更高的通道速率最大值(每通道高達(dá)12.5
2023-11-28 14:24:470 電子發(fā)燒友網(wǎng)站提供《JESD204B規(guī)范的傳輸層介紹.pdf》資料免費(fèi)下載
2023-11-28 10:43:310 公司最近購(gòu)買(mǎi)了GMW14082-2010通用汽車(chē)的標(biāo)準(zhǔn),要求硬件工程師進(jìn)行閱讀。我有點(diǎn)不清楚這個(gè)標(biāo)準(zhǔn)的作用對(duì)于我們來(lái)說(shuō)有什么用,里面的內(nèi)容需要全部都掌握嗎?還是只要知道其中一些關(guān)鍵點(diǎn)就行?
2023-11-23 15:03:19
前言TSW14J57EVM數(shù)據(jù)采集/圖形發(fā)生器:具有 16 個(gè) JESD204B 通道 (1.6-15Gbps) 的數(shù)據(jù)轉(zhuǎn)換器 EVM提示:以下是本篇文章正文內(nèi)容,下面案例可供參考一
2023-11-21 15:05:23
FPGA(Field-Programmable Gate Array)芯片因其具有靈活性、高定制化、高性能等特點(diǎn),被廣泛應(yīng)用于數(shù)字系統(tǒng)設(shè)計(jì)、嵌入式系統(tǒng)、通信系統(tǒng)、計(jì)算機(jī)視覺(jué)等領(lǐng)域。作為FPGA工程師
2023-11-09 11:03:52
了解到最新的技術(shù)和趨勢(shì),同時(shí)也可以提高自己的編程水平。 要成為一名優(yōu)秀的嵌入式工程師,需要不斷學(xué)習(xí)和實(shí)踐,掌握C語(yǔ)言的基礎(chǔ)知識(shí),同時(shí)也要關(guān)注嵌入式的發(fā)展和變化,不斷提高自己的編程水平。不積跬步,無(wú)以至千里;不積小流,無(wú)以成江海。
2023-11-07 15:36:06
招聘數(shù)字后端工程師,北京、天津、西安、蘇州、成都、無(wú)錫
2023-10-26 15:11:56
一年一度屬于工程師的專屬節(jié)日1024,多重活動(dòng)亮相啦~
參與活動(dòng)即有機(jī)會(huì)獲得HUAWEI Freebuds 5i 耳機(jī)等精美禮品!
2023-10-25 15:51:33
有熟悉超高頻電磁加熱電路的工程師嗎?振蕩頻率為18MHz,請(qǐng)聯(lián)系我。
2023-10-18 17:29:31
: 8-Bit, 1 GSPS, JESD204B, Quad Analog-to-Digital Converter Data Sheet管腳等資料,希望可以幫助到廣大的電子工程師們。
2023-10-17 19:13:59
, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet真值表,AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet管腳等資料,希望可以幫助到廣大的電子工程師們。
2023-10-16 19:02:55
LogiCORE IP JESD204內(nèi)核實(shí)現(xiàn)了一個(gè)JESD204B接口,使用GTX、GTH、GTP或GTY(僅限UltraScale和UltraScale+)收發(fā)器在1至8個(gè)通道上支持1至12.5
2023-10-16 10:57:17358 ”強(qiáng)化產(chǎn)品數(shù)據(jù)表真值表,AD9694-EP: 14比特、500 MSPS、JESD204B、“四向數(shù)字轉(zhuǎn)換器”強(qiáng)化產(chǎn)品數(shù)據(jù)表管腳等資料,希望可以幫助到廣大的電子工程師們。
2023-10-09 19:12:15
字轉(zhuǎn)換器數(shù)據(jù)表真值表,AD9694S: 14-Bit, 500 MSPS, JESD 204B, 二次對(duì)數(shù)字轉(zhuǎn)換器數(shù)據(jù)表管腳等資料,希望可以幫助到廣大的電子工程師們。
2023-10-08 16:48:36
具有電源知識(shí)水平的工程師來(lái)完成設(shè)計(jì)和開(kāi)發(fā)。作為一名合格的電源工程師平時(shí)工作經(jīng)驗(yàn)的積累很重要,但同時(shí)也應(yīng)該提高理論水平,通過(guò)積累幾個(gè)常用的電源電路,說(shuō)不定下次就能用上,還是學(xué)習(xí)吧!
2023-09-20 07:59:58
電子發(fā)燒友網(wǎng)站提供《一種基于JESD204B的射頻信號(hào)高速采集系統(tǒng).pdf》資料免費(fèi)下載
2023-09-14 11:14:071 AD9144是一款支持jesd204b協(xié)議高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的評(píng)估板(Evaluation Board),它是主要由AD9144,AD9516,與PIC16F單片機(jī)組成的系統(tǒng)。
2023-09-13 09:20:22996 本文旨在提供發(fā)生 JESD204B 鏈路中斷情況下的調(diào)試技巧簡(jiǎn)介
2023-07-10 16:32:03802 該芯片是高性能時(shí)鐘調(diào)節(jié)器,支持JEDEC JESD204B。當(dāng)使用設(shè)備和 SYSREF 時(shí)鐘時(shí),PLL2 的 14 個(gè)時(shí)鐘輸出可配置去驅(qū)動(dòng) 7 個(gè)JESD204B 轉(zhuǎn)換器或其他邏輯設(shè)備。
2023-06-25 10:13:46848 SC6301是高性能時(shí)鐘調(diào)節(jié)器,支持JEDEC JESD204B。當(dāng)使用設(shè)備和SYSREF時(shí)鐘時(shí),PLL2的14個(gè)時(shí)鐘輸出可配置去驅(qū)動(dòng)7個(gè)JESD204B轉(zhuǎn)換器或其他邏輯設(shè)備。
2023-06-21 15:11:14508 SC6301是高性能時(shí)鐘調(diào)節(jié)器,支持JEDEC JESD204B。當(dāng)使用設(shè)備和SYSREF時(shí)鐘時(shí),PLL2的14個(gè)時(shí)鐘輸出可配置去驅(qū)動(dòng)7個(gè)JESD204B轉(zhuǎn)換器或其他邏輯設(shè)備。SYSREF可以使用直流和交流耦合來(lái)提供。不僅限于JESD204B應(yīng)用,14個(gè)輸出均可單獨(dú)配置為傳統(tǒng)高性能時(shí)鐘系統(tǒng)輸出。
2023-06-21 15:10:58608 硬件開(kāi)發(fā)的工作流程一般可分為:原理圖設(shè)計(jì)、PCB Layout設(shè)計(jì)、采購(gòu)電子BOM、PCB板生產(chǎn)、PCBA組裝、功能調(diào)試及測(cè)試、小批量試產(chǎn)、大批量生產(chǎn)正式投放市場(chǎng)等步驟。
作為一名優(yōu)秀的硬件工程師
2023-06-21 10:15:21
有工程師做過(guò) 新唐MCU應(yīng)用于LED調(diào)光方案嗎??
求賜教!!!求賜教!!!求賜教!!!
方案用的是哪顆MCU ,003?還是MO的?
有沒(méi)有現(xiàn)成方案可以給客戶演示的?
LED調(diào)光電源產(chǎn)品,主流方案有哪幾家?NXP IWATTST等等? 各自的市場(chǎng)定位是怎樣?
求賜教!!!
2023-06-14 06:38:47
招l(wèi)abview工程師1-2名,工作地點(diǎn):廣州天河
負(fù)責(zé)儀器設(shè)備系統(tǒng)軟件開(kāi)發(fā)工作;
協(xié)助公司已有產(chǎn)品軟件的維護(hù)及改進(jìn);
協(xié)助模塊功能調(diào)試及系統(tǒng)搭建;
熟悉工業(yè)常用接口RS232、USB、GPIB、TCP/IP等
薪資情況,待遇可談。QQ:3549663089有意者請(qǐng)聯(lián)系本人,謝謝大家!
2023-06-08 18:48:16
您的PCB可以處理高達(dá)12.5Gbps的速度嗎,感到驚訝,對(duì)嗎?JESD204B標(biāo)準(zhǔn)為串行接口提供高達(dá)12.5Gbps的比特率。這種升級(jí)允許設(shè)計(jì)人員在FPGA/ASIC上使用更少的收發(fā)器,從而減少
2023-05-26 14:50:57608 JESD204B規(guī)范是JEDEC標(biāo)準(zhǔn)發(fā)布的較新版本,適用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件。如果您正在使用FPGA進(jìn)行高速數(shù)據(jù)采集設(shè)計(jì),您會(huì)聽(tīng)到新的流行詞“JESD204B”。與LVDS和CMOS接口相比,這一較新的版本具有顯著的優(yōu)勢(shì),因?yàn)樗ǜ?jiǎn)單的布局和更少的引腳數(shù)。
2023-05-26 14:49:31361 大部分的ADC和DAC都支持子類1,JESD204B標(biāo)準(zhǔn)協(xié)議中子類1包括:傳輸層,鏈路層,物理層。在少部分資料中也會(huì)介紹含有應(yīng)用層,應(yīng)用層是對(duì)JESD204B進(jìn)行配置的接口,在標(biāo)準(zhǔn)協(xié)議中是不含此層,只是為了便于理解,添加的一個(gè)層。
2023-05-10 15:52:551369 兼職工程師工作招聘:
1、熟悉電路、模電、數(shù)電,認(rèn)識(shí)電阻、電容、二三極管、基礎(chǔ)器件、放大電路、集成運(yùn)放、時(shí)序電路基本電路。
2、能獨(dú)立進(jìn)行元件選型、原理圖和PCB設(shè)計(jì)、電路 調(diào)試,需要有過(guò)硬的電路
2023-05-05 15:35:37
Cadence Allegro 之一。
4,具有高速數(shù)據(jù)傳輸及模數(shù)轉(zhuǎn)換設(shè)計(jì)和經(jīng)驗(yàn)者優(yōu)先,包括基于LVDS或JESD204B 接口的高速ADC/DAC 、DDR3\\4 和千兆以太網(wǎng)等模塊的設(shè)計(jì)與布線。
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2023-04-28 09:38:20
請(qǐng)教各位大佬:這種要求熟練使用Altium Designer或 protel99,有 PCBLayout經(jīng)驗(yàn); 做過(guò)4層以上 PCB的設(shè)計(jì)包括 BGA封裝芯片的設(shè)計(jì)制作;是做哪些方向的?鋰電池的硬件工程師應(yīng)該從哪些關(guān)鍵技能看?技能是互通的嗎?
2023-04-20 17:09:56
LMK04821系列器件為該話題提供了很好的范例研究素材,因?yàn)樗鼈兪歉咝阅艿碾p環(huán)路抖動(dòng)清除器,可在具有器件和SYSREF時(shí)鐘的子類1時(shí)鐘方案里驅(qū)動(dòng)多達(dá)七個(gè)JESD204B轉(zhuǎn)換器或邏輯器件。圖1是典型JESD204B系統(tǒng)(以LMK04821系列器件作為時(shí)鐘解決方案)的高級(jí)方框圖。
2023-04-18 09:25:30915 最近,有硬件工程師朋友找我討論DFM,也就是可制造性設(shè)計(jì)。Design for Manufacturability。什么是可制造性設(shè)計(jì),看一張圖很容易明白:過(guò)大的PCB,無(wú)法上產(chǎn)線批量生產(chǎn),極大
2023-04-17 11:09:46
數(shù)字工程師如何學(xué)習(xí)模擬電路
2023-04-10 09:55:53
JESD207 FOR LATTICEECP3
2023-03-30 12:02:10
JESD207 FOR LATTICEECP3
2023-03-30 12:01:20
IP INTERFACE DATA-LOGIC ECP3
2023-03-30 12:01:18
評(píng)論
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