JESD204B標準提供一種將一個或多個數據轉換器與數字信號處理器件接口的方法（通常是ADC或DAC與FPGA接口），相比于通常的并行數據傳輸，這是一種更高速度的串行接口。
2024-03-20 11:33:34
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想跨行業做硬件設計工程師，應該如何學習規劃呢
2024-03-17 21:49:45
我的 make ewarm TOOLCHAIN 檔案將模組工具箱工程轉到成為 IAR 工程師的路程中使用 make ewarm TOOLCHAIN = IAR 命令報錯了錯誤，這個要怎么排查下有好建議嗎？
2024-02-29 06:30:40
個串行通道的高速 JESD204C 輸出接口，支持高達 17.16Gbps 的線路速率。通過 JESD204C 子類 1 支持確定性延遲和多器件同步。JESD204C 接口可進行配置，對線路速率和通道
2024-01-31 15:22:55
程序開發要成為出色的電源工程師，編程是不可或缺的技能之一。在數字電源領域，常見的控制核心包括DSP、MCU和FPGA等。DSP和MCU通常使用C語言進行開發，而FPGA則主要采用硬件語言VHDL
2024-01-29 11:29:42
的JESD204發布版中。
問：我為轉換器分配的JESD204B通道在系統板上無法順利路由至FPGA。交叉對太多，非常容易受串擾影響。能否重新映射JESD204B的通道分配，改善布局？
答：雖然轉換器
2024-01-03 06:35:04
JESD79-5B DDR5 SDRAM-2022 JEDEC
2023-12-23 09:24:37
目前，我在設計中想使用ZYNQ 7015系列的FPGA，利用JESD204 IP核接收A/D轉換器AD9683轉換完成后的數據。但是JESD204 IP核的端口很多，我不知道應該如何將AD9683
2023-12-15 07:14:52
使用AD9680時遇到一個問題，AD9680采樣率為1Gsps，JESD204B IP核的GTX參考時鐘為250MHz，參數L=4，F=2，K=32，線速率為10Gbps，使用的為SYSREF
2023-12-12 08:03:49
我使用的是KC705板卡，調用了里面JESD204B的IP核，使用模式為interpolation值為4,4條鏈路，DAC頻率為2.5GHZ，通道速度為6.25GHZ，出現的問題是：
幀同步過程
2023-12-12 07:28:25
用單片AD9690采集數據給FPGA，不要求確定延遲，因此想要把AD9690配置在JESD204B sublcass 0 模式下。但是這種模式下，對于AD9690的SYSREF±的輸入管腳怎么處理？以及AD9690工作在subclass 0 模式下還有沒有其他要注意的地方？
2023-12-12 06:16:08
最近在使用AD9144芯片，調試JESD204B接口出現了一些問題，暫時沒有頭緒，期盼能得到各位的指點。
AD9144的主要配置如下：8條JESD204B鏈路，subclass1，速率為
2023-12-08 06:00:25
老是顯示錯誤如下：
root@analog:~# [15.459970] axi-jesd204-rx 84aa0000.axi-jesd204-rx: Lane 0 desynced
2023-12-07 07:09:20
你好，因為項目需要，要做一塊數據采集和發生板，接口支持JESD204B，時鐘我選用了AD9523-1，電路我參考FMC-DAQ2開發板，舍棄了PLL1，直接在OSC_IN接入125M時鐘作參考，輸出
2023-12-06 07:48:32
的AD9162-FMX-EBZ板子，看到的現象是SYSREF信號一直為高，CGS測試信號不完全拉高，每次重新配置時拉高的lane通道數還不一樣。其界面設置如下圖所示。FPGA的使用是條用的xilinx的JESD204 IP核。
FPGA抓到的SYNC信號與SYSREF信號如下圖所示：
2023-12-05 08:23:30
使用內部PLL，輸入參考頻率為100MHz。在采樣率時鐘設置為1GHz時，DAC的JESD204B鏈路能建立，但是當頻率改為1.5GHz時，SYNC一直為低。其他相關寄存器都已經修改，serdes
2023-12-05 08:17:30
9680測試評估中遇到問題：
按照數據手冊中的配置步驟，關斷鏈路，通過0x570和0X56E寄存器快速配置JESD204B，鏈路上電后，電路鎖相環無法鎖定，204B無法正常輸出數據。
2023-12-05 08:04:26
Jesd 無法連接到的問題已經配置了 AD9173 。模式為 8, 主要的內插是 x12, 通道內插是 x1. DAC PLL 鎖定在 12GHz, 雙鏈接, L=4. 。 Reg0X281 中
2023-12-05 08:04:04
我在使用AD9163的時候遇到JESD204B的SYNC信號周期性拉低。通過讀寄存器值如圖，發現REG470和REG471都為0xFF，而REG472始終為0.不知有誰知道是什么原因？該如何解
2023-12-04 07:30:17
AD9164 JESD204B接口的傳輸層是如何對I/Q數據進行映射的
2023-12-04 07:27:34
大佬好，小弟最近在調試AD9136芯片，遇到一個問題，如下：
1.我使用的是9136模式11，單鏈路模式，使用一個JESD204+一個JESD204 PHY，我將JESD204的tx_charisk
2023-12-04 07:14:58
在AD9680和AD9690數據手冊上，寫著它們[size=200%]支持的最小通道線率是3125Mbps，但是在JESD204B標準手冊寫著最小通道線率是312.5Mbps。
我疑惑這是數據手冊的錯誤，還是AD9680和AD9690這兩款芯片支持的最低通道線率確實時3125Mbps
2023-12-01 07:57:58
工作職責
完成模擬電路的設計、仿真和驗證；
與版圖工程師密切合作，優化版圖質量；
負責產品設計相關技術文檔的編寫和整理；
協作完成產品的測試規劃、設計驗證、調試、失效分析等工作。
任職資格
微電子
2023-11-30 17:09:44
作者：Ian Beavers，ADI公司應用工程師 JESD204B串行數據鏈路接口針對支持更高速轉換器不斷增長的帶寬需求而開發。作為第三代標準，它提供更高的通道速率最大值(每通道高達12.5
2023-11-28 14:24:47
0 電子發燒友網站提供《JESD204B規范的傳輸層介紹.pdf》資料免費下載
2023-11-28 10:43:310 公司最近購買了GMW14082-2010通用汽車的標準，要求硬件工程師進行閱讀。我有點不清楚這個標準的作用對于我們來說有什么用，里面的內容需要全部都掌握嗎？還是只要知道其中一些關鍵點就行？
2023-11-23 15:03:19
前言TSW14J57EVM數據采集/圖形發生器：具有 16 個 JESD204B 通道 (1.6-15Gbps) 的數據轉換器 EVM提示：以下是本篇文章正文內容，下面案例可供參考一
2023-11-21 15:05:23
FPGA（Field-Programmable Gate Array）芯片因其具有靈活性、高定制化、高性能等特點，被廣泛應用于數字系統設計、嵌入式系統、通信系統、計算機視覺等領域。作為FPGA工程師
2023-11-09 11:03:52
了解到最新的技術和趨勢，同時也可以提高自己的編程水平。 要成為一名優秀的嵌入式工程師，需要不斷學習和實踐，掌握C語言的基礎知識，同時也要關注嵌入式的發展和變化，不斷提高自己的編程水平。不積跬步，無以至千里；不積小流，無以成江海。
2023-11-07 15:36:06
招聘數字后端工程師，北京、天津、西安、蘇州、成都、無錫
2023-10-26 15:11:56
一年一度屬于工程師的專屬節日1024，多重活動亮相啦~
參與活動即有機會獲得HUAWEI Freebuds 5i 耳機等精美禮品！
2023-10-25 15:51:33
有熟悉超高頻電磁加熱電路的工程師嗎？振蕩頻率為18MHz，請聯系我。
2023-10-18 17:29:31
: 8-Bit, 1 GSPS, JESD204B, Quad Analog-to-Digital Converter Data Sheet管腳等資料，希望可以幫助到廣大的電子工程師們。
2023-10-17 19:13:59
, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet真值表，AD9207: 12-Bit, 6 GSPS, JESD204B/JESD204C Dual ADC Data Sheet管腳等資料，希望可以幫助到廣大的電子工程師們。
2023-10-16 19:02:55
LogiCORE IP JESD204內核實現了一個JESD204B接口，使用GTX、GTH、GTP或GTY（僅限UltraScale和UltraScale+）收發器在1至8個通道上支持1至12.5
2023-10-16 10:57:17358 
”強化產品數據表真值表，AD9694-EP: 14比特、500 MSPS、JESD204B、“四向數字轉換器”強化產品數據表管腳等資料，希望可以幫助到廣大的電子工程師們。
2023-10-09 19:12:15
字轉換器數據表真值表，AD9694S: 14-Bit, 500 MSPS, JESD 204B, 二次對數字轉換器數據表管腳等資料，希望可以幫助到廣大的電子工程師們。
2023-10-08 16:48:36
具有電源知識水平的工程師來完成設計和開發。作為一名合格的電源工程師平時工作經驗的積累很重要，但同時也應該提高理論水平，通過積累幾個常用的電源電路，說不定下次就能用上，還是學習吧！
2023-09-20 07:59:58
電子發燒友網站提供《一種基于JESD204B的射頻信號高速采集系統.pdf》資料免費下載
2023-09-14 11:14:071 AD9144是一款支持jesd204b協議高速DAC芯片。AD9144-FMC-EBZ是基于AD9144的評估板(Evaluation Board)，它是主要由AD9144,AD9516,與PIC16F單片機組成的系統。
2023-09-13 09:20:22996 
本文旨在提供發生 JESD204B 鏈路中斷情況下的調試技巧簡介
2023-07-10 16:32:03802 
該芯片是高性能時鐘調節器，支持JEDEC JESD204B。當使用設備和 SYSREF 時鐘時，PLL2 的 14 個時鐘輸出可配置去驅動 7 個JESD204B 轉換器或其他邏輯設備。
2023-06-25 10:13:46848 SC6301是高性能時鐘調節器，支持JEDEC JESD204B。當使用設備和SYSREF時鐘時，PLL2的14個時鐘輸出可配置去驅動7個JESD204B轉換器或其他邏輯設備。
2023-06-21 15:11:14508 
SC6301是高性能時鐘調節器，支持JEDEC JESD204B。當使用設備和SYSREF時鐘時，PLL2的14個時鐘輸出可配置去驅動7個JESD204B轉換器或其他邏輯設備。SYSREF可以使用直流和交流耦合來提供。不僅限于JESD204B應用，14個輸出均可單獨配置為傳統高性能時鐘系統輸出。
2023-06-21 15:10:58608 
硬件開發的工作流程一般可分為：原理圖設計、PCB Layout設計、采購電子BOM、PCB板生產、PCBA組裝、功能調試及測試、小批量試產、大批量生產正式投放市場等步驟。
作為一名優秀的硬件工程師
2023-06-21 10:15:21
有工程師做過 新唐MCU應用于LED調光方案嗎？？
求賜教！！！求賜教！！！求賜教！！！
方案用的是哪顆MCU ，003？還是MO的？
有沒有現成方案可以給客戶演示的？
LED調光電源產品，主流方案有哪幾家？NXP IWATTST等等？ 各自的市場定位是怎樣？
求賜教！！！
2023-06-14 06:38:47
招labview工程師1-2名，工作地點：廣州天河
負責儀器設備系統軟件開發工作；
協助公司已有產品軟件的維護及改進；
協助模塊功能調試及系統搭建；
熟悉工業常用接口RS232、USB、GPIB、TCP/IP等
薪資情況，待遇可談。QQ:3549663089有意者請聯系本人，謝謝大家！
2023-06-08 18:48:16
您的PCB可以處理高達12.5Gbps的速度嗎，感到驚訝，對嗎？JESD204B標準為串行接口提供高達12.5Gbps的比特率。這種升級允許設計人員在FPGA/ASIC上使用更少的收發器，從而減少
2023-05-26 14:50:57608 
JESD204B規范是JEDEC標準發布的較新版本，適用于數據轉換器和邏輯器件。如果您正在使用FPGA進行高速數據采集設計，您會聽到新的流行詞“JESD204B”。與LVDS和CMOS接口相比，這一較新的版本具有顯著的優勢，因為它包括更簡單的布局和更少的引腳數。
2023-05-26 14:49:31361 
大部分的ADC和DAC都支持子類1，JESD204B標準協議中子類1包括：傳輸層，鏈路層，物理層。在少部分資料中也會介紹含有應用層，應用層是對JESD204B進行配置的接口，在標準協議中是不含此層，只是為了便于理解，添加的一個層。
2023-05-10 15:52:551369 
兼職工程師工作招聘：
1、熟悉電路、模電、數電，認識電阻、電容、二三極管、基礎器件、放大電路、集成運放、時序電路基本電路。
2、能獨立進行元件選型、原理圖和PCB設計、電路 調試，需要有過硬的電路
2023-05-05 15:35:37
Cadence Allegro 之一。
4，具有高速數據傳輸及模數轉換設計和經驗者優先，包括基于LVDS或JESD204B 接口的高速ADC/DAC 、DDR3\\4 和千兆以太網等模塊的設計與布線。
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2023-04-28 09:38:20
請教各位大佬：這種要求熟練使用Altium Designer或 protel99，有 PCBLayout經驗; 做過4層以上 PCB的設計包括 BGA封裝芯片的設計制作；是做哪些方向的？鋰電池的硬件工程師應該從哪些關鍵技能看？技能是互通的嗎？
2023-04-20 17:09:56
LMK04821系列器件為該話題提供了很好的范例研究素材，因為它們是高性能的雙環路抖動清除器，可在具有器件和SYSREF時鐘的子類1時鐘方案里驅動多達七個JESD204B轉換器或邏輯器件。圖1是典型JESD204B系統（以LMK04821系列器件作為時鐘解決方案）的高級方框圖。
2023-04-18 09:25:30915 
最近，有硬件工程師朋友找我討論DFM，也就是可制造性設計。Design for Manufacturability。什么是可制造性設計，看一張圖很容易明白：過大的PCB，無法上產線批量生產，極大
2023-04-17 11:09:46
數字工程師如何學習模擬電路
2023-04-10 09:55:53
JESD207 FOR LATTICEECP3
2023-03-30 12:02:10
JESD207 FOR LATTICEECP3
2023-03-30 12:01:20
IP INTERFACE DATA-LOGIC ECP3
2023-03-30 12:01:18
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