1 概述

　　隨著集成電路（Integrated Circuit，IC）設計技術和工藝水平進入超深亞微米，集成電路規模越來越大，芯片設計規模和設計復雜度也急劇提高，工藝流程呈現專業化，EDA設計逐步發展和完善。九十年代出現了SoC芯片，即可以在一個芯片上集成CPU、DSP、邏輯電路、模擬電路、射頻電路、存儲器和其它電路模塊以及嵌入軟件等，并相互連接構成完整的系統。

　　IP有軟核（soft IP）和硬核（hard IP）兩種類型。前者以可綜合的硬件描述語言（HDL）代碼的形式交付;后者則用制定的工藝進行了功耗、面積或者性能的優化，以GDSII格式交付。軟IP在配置后可針對多種硅工藝，易于被SoC開發環境采納，靈活性極高，但是成本也高。況且，軟IP不具備可預測性，每次使用后需要再次校驗。硬IP則恰恰相反，不僅具有可預測性，而且每次使用后也無需校驗，可是大量預設的硬IP設計參數限制了其靈活性。因此，融合軟IP的靈活性和硬IP的預測性無疑是支持基于IP核設計的最佳選擇。

　　成功地在SoC開發中采用真正的IP核結構，化解產品生產周期壓力，需要做到：·

　　硬化：迅速優化配置并使軟IP硬化;·

　　建模：高度精確地為硬化的軟軟IP 自動建模;

　　·集成： 將模型綜合到現有的SoC 設計流程中;

　　·驗證： IP核是否符合設計者的想法。

　　2 IP 核的硬化

　　使軟IP 硬化成為IP 核的過程就是在標準規定的速度、功率和范圍內以目標工藝實現IP。該實現必須能夠提供準確的建模、自動化方法、工藝易于移植，以及具有基于業界標準的電子設計自動化（ EDA） 工具。硬化過程首先需要IP 供應商提供高質量RTL（ 寄存器傳輸級） 描述，并且提供一套完整的GDSII 設計實現方案。鑒于軟IP 核固有的可配置性，必須對之予以妥善管理，為被授權者提供方便的目標應用IP 核配置。由于IP 核的實現是與整個芯片相對應的，因此必須充分考慮實現IP 核硬化的方式及其擺放位置。

　　3 IP 核的建模

　　典型的SoC 設計流程包括： 功能模型、時序模型、測試模型、物理模型和功率模型。除了功能模型，其它模型都必須在一個物理執行的核里構建。功能模型可由RTL 或物理執行設計構建。

　　3.1 功能模型

　　功能模型必須在IP 核硬化前向最終用戶提供，必須代表系統仿真中的IP 核周期特征，并且必須能夠在門級仿真中支持精確到比特的RTL 仿真和時序注釋。此外，功能模型還應消除仿真器特殊結構和接口，在仿真環境中便于移植。

　　由于模型構建過程實際上是C /HDL 設計的二進制目標模型，因此只需極少的額外工程設計。由于最終用戶設計環境的不可測性，因此所有通過使用編譯器構建的模型必須可以在仿真器、各種語言、硬件平臺和操作系統上充分移植。采用PLI 和SWIFT 接口后，這些模型可在編譯器和非平臺環境下移植。當今大多數商業仿真器都支持SWIFT 接口，并提供有效的基于PLI 的接口。

　　編譯模型不僅獨立于編譯器和平臺，還應支持SoC 設計過程中任何時段的使用。為優化仿真性能，在不同的設計時段里構建模型的能力就十分重要。

　　該模型的功能性和時序分開，因此只要提供正確的級別時序信息，就能在各種設計的抽象級別使用。