3. 2 時(shí)序模型

　　時(shí)序模型具備所有的時(shí)序特點(diǎn)，在邏輯綜合、物理綜合、測試綜合、靜態(tài)時(shí)序分析、時(shí)間驅(qū)動(dòng)地點(diǎn)和路線等設(shè)計(jì)步驟中得到采用，可能是軟IP 核硬化在SoC 設(shè)計(jì)流程中應(yīng)用最廣泛的模型。因此，時(shí)序模型的準(zhǔn)確性就變得尤為重要，必須達(dá)到以下要求：

　　（ 1） 黑匣子： 不得顯示IP 核的執(zhí)行細(xì)節(jié);

　　（ 2） 獨(dú)立性： 時(shí)序模型必須獨(dú)立，并支持SoC 環(huán)境條件的變化;

　　（ 3） 準(zhǔn)確性： 時(shí)序模型必須在錄制磁帶前為SoC提供完整的信號(hào)模型;

　　（ 4） 業(yè)界標(biāo)準(zhǔn)： 鑒于時(shí)序模型在系統(tǒng)設(shè)計(jì)過程中的大量應(yīng)用，因此必須采用業(yè)界標(biāo)準(zhǔn)的EDA 工具。

　　3. 3 測試模型

　　IEEE 規(guī)定了一個(gè)IP 核測試語言（ CTL） ，定義了嵌入式IP 核和SoC 的測試接口。該語言通過IP核訪問以及隔離機(jī)理推動(dòng)了嵌入式IP 核的再利用，為SoC 互聯(lián)和邏輯提供了可測試性。此外，該語言支持即插即用協(xié)議的IP 核測試互用性。CTL 支持多種測試方式，如Scan （ 掃描） 和BIST（ 內(nèi)建目測試） 等，并且不支配IP 核自身使用的測試方法。構(gòu)建測試IP 核的程序包括： ①對(duì)IP 核進(jìn)行測試包裝; ②在包裝后的內(nèi)核上執(zhí)行多模型DRC（ 設(shè)計(jì)規(guī)則檢測） ; ③為包裝后的IP 核內(nèi)指明CTL 種類; ④為包裝后的IP 核構(gòu)建測試模型。

　　成功包裝IP 核以后，一個(gè)CTL 包裝IP 核即構(gòu)建成功。該CTL 將IP 核包裝為完全符合業(yè)界標(biāo)準(zhǔn)（ IEEE P 1500） 的基于ASCII 的模型。因此，該模型可在支持P 1500 的所有EDA 工具中移植。

　　3. 4 物理模型

　　物理模型是IP 核具體物理實(shí)現(xiàn)的抽象，必須包含足夠的信息滿足以下IP 核系統(tǒng)設(shè)計(jì)實(shí)現(xiàn)的需要：平面布置; 置換（ 包括物理合成） ; 具體線路安排。該模型必須準(zhǔn)確表述：·元件占用面積： IP 核本身的面積，長寬比和來源;

　　·接口引腳/端口數(shù)量： 每個(gè)IP 核I /0 端口的名稱、尺寸、形狀、位置、連接層和相應(yīng)引腳的數(shù)量;·線路障礙： IP 核上線路障礙的面積、形狀和影響層面等;·電源和接地： 每個(gè)電源連接的名稱、面積、形狀、位置和接線層;

　　·SI 作用： 每個(gè)IP 核的I /O 端口提供有關(guān)高級(jí)別天線的計(jì)算。采用二極管或?qū)用孀兓瘯r(shí)，可在IP核慎重處理這些作用;

　　·信令/標(biāo)志： 獨(dú)特的識(shí)別信號(hào)不僅提供IP 核，還可修訂和配置IP 核。

　　3.5 功率模型

　　功率模型描述了IP 核功耗，必須忠實(shí)反映：

　　·靜態(tài)和動(dòng)態(tài)功耗;

　　·I /O 端口和內(nèi)部節(jié)點(diǎn)的開關(guān)狀態(tài);

　　·I /O 端口和內(nèi)部節(jié)點(diǎn)的狀態(tài);

　　·運(yùn)行方式（ 如測試方式） ;

　　·運(yùn)行、電壓和溫度等條件以及電容負(fù)載和輸入瞬變時(shí)間。