低壓差分信號LVDS(Low Voltage Differential Signal)是由ANSI/TIA/EIA-644-1995定義的用于高速數據傳輸的物理層接口標準。通常是LVDS電路設計使用各種專用芯片，如美國國家半導體公司的DS92LV16等。我們用FPGA芯片自行設計BLVDS內核及擴展部分。相比之下，使用FPGA可大幅減少芯片數量，降低成本，提高系統可靠性，同時具有更大的靈活性和向后兼容性。由于目前尚無實用的16位VLVDS收發器芯片問世，本設計也填補了專用芯片(ASIC)的空白。

　　我們選了Xilinx公司的XCV50E。此芯片屬于Virtex-E系列，具有如下特性： *0.18nm 6層金屬工藝，具有5.8萬個系統門;

　　*使用1.8V核心電壓，低功耗設計;

　　*130MHz同部時鐘;

　　*64KB的同步塊同存(BlockRAM)，可實現真正的雙口操作;

　　*支持包括LVDS、BLVDS在內的20種高性能接口標準;

　　*8個全數字的延遲鎖定環DLL(Delay Locked Loops)，具有時鐘移相和乘除功能;

　　*支持IEEE 1149.1邊界掃描標準，具有基于SRAM的在系統配置功能。

　　我們使用Xilinx Foudation F3.1i軟件開發XCV50E芯片。設計流程為：首先用編寫VHDL語言程序、繪制原理圖或設計狀態機的方法生成網絡表，功能仿真正確后，經過翻譯、映射、放置和布線、時序優化及配置過程，生成比特流文件。然后，進行時序仿真，仿真通過后下載到PROM中。(我們用了Xilinx公司的XC18V01。)

　　1 結構及工作過程

　　1.1 系統結構和FPGA結構

　　本通信系統由背板和若干通信子卡組成。背板并更有8個插槽，并布有BLVDS總線和其它控制、地址總線。通信子卡由EP7211芯片(負責數據處理)、XCV50E及DRAM、PROM等外圍芯片和元件組成，系統結構如圖1所示。

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　　設計完成后的XCV50E由控制部分、發送FIFO、幀編碼器、串化器、解串器、幀解碼器、數據檢出器、接收FIFO、時鐘倍頻器及輸入輸出單元等部分組成，結構如圖2所示。

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　　1.2 工作過程

　　在發送子卡中，EP7211將待發

　　數據整理成多個長255字，字寬16位的數據幀，發至FPGA內的發送FIFO中。該FPGA得到總線控制權后，即發送同步幀(由同步字與填充字組成)，待被尋址的接收子卡實現與自己的同步后，再發送數據幀。各幀數據經串化器轉化為兩對差分信號，并從中獲得同步信息并實現同步，繼而檢出有效數據，寫入接收FIFO，同時以快中斷(FIQ)通知EP7211。

　　2 軟件設計

　　2.1 EP7211程序設計

　　通信子卡內的EP7211為系統級芯片，用來預處理和接收數據。EP7211的內核為ARM7TDMI，使用32位精簡指令。發送數據的流程如圖3所示。接收較簡單，只需在快中斷(FIQ)服務程序中寫入接收FIFO的讀取代碼即可。

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