FPGA的設計中，發送及接收FIFO的設計用了雙口快內存(Block RAM)，時鐘倍頻器用了延遲鎖定環(DLL)。幀解碼器由30位并行數據產生器、同步字檢測陣列和接收狀態機組成。以下重點介紹幀編碼器和串化器的設計。

　　(1)幀編碼器的VHDL語言設計

　　幀編碼器包括一個長為256的計數器和一個四狀態的單熱點狀態機，用以產生同步幀和數據幀。部分代碼如下：

　　PROCESS(RESET，CLK) //產生長256的計數器

　　IF RESET='1'THEN COUNT<=0;

　　ELSIF CLK'EVENT AND CLK='1' THEN COUNT<=(COUNT+1)MOD 256;

　　END PROCESS;

　　TC<='1'WHEN COUNT="255" ELSE '0';

　　TYPE STATE_TYPE IS(IDLE，PACK1，PACK2，TRANSMIT);

　　SIGANL SREG：SETAT_TYPE;

　　RPOCESS(CLK，RESET) //狀態機進程

　　IF CLK'EVENT AND CLK='1'THEN

　　IF RESET="1" TEHE SREG<=IDLE ELSE

　　CASE SREG IS

　　WHEN IDLE=>

　　IF SEND_UD='1'THEN SREG<=TRANSMIT; //空閑狀態如有發送命令，即轉入發送狀態

　　ELSE SREG<=PACK1; //否則，發送填充字1

　　WHEN PACK1=>

　　(后略)

　　(2)串化器的原理設計

　　串化器由多級嵌套的子圖和若干宏模塊組成，原理圖的頂層圖如圖4所示。四個四位并入串出寄存器將16位并行數據拆分為四組串行數據，其中的奇數位和偶數位分別通過一個雙數據速率寄存器，得到兩個差分信號，同時用另一個雙數據速率寄存器產生與之同步的差分時鐘。其中，雙數據速率寄存器為時序敏感器件，其內部主要部分都加入了時序特性限制，如最大時滯(maxdelay)、最大抖動(maxskew)，并用FMAP控件強制性地把相關信號放入同一個函數產生器中。

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　　圖4 串化器原理圖

　　3 硬件設計要點

　　①BLVDS信號的偏置電壓為1.25V，電壓擺幅只有350mV，傳輸速率≥100Mb/s;因此，電路板制作至關重要，要求至少使用四層板。

　　②為使干擾信號只以供模方式加到差分線對上(不影響數據正確性)，要求差分線對間的距離盡可能小。BLVDS標準要求差分阻抗為100Ω

　　給出。其中，ZDIF為差分線對的差分阻抗，εR為印制板介電常數，δ為信號層到電源層的厚度，b為導線寬度。本電路選用的線距及線寬均為0.18mm。

　　③考慮到阻抗不匹配引起的信號反射和導線的電導效應，要求XCV50E芯片的差分引腳盡可能地靠近子卡的邊緣連接器(≤1.52cm)，并給每個差分引腳串聯一個20Ω的貼片電阻。

　　④電源方面：Virtex芯片上電時要求有大于500mA的驅動電流，同時，由于多個輸出引腳的電位快速變化，要求每對電源和地引腳都要良好旁路。公式：

?

　　4 結論

　　當使用40MHz的外部時鐘時，BLVDS總線上的傳輸速率為120Mb/s，成功實現了多個通信子卡間的高速數據通信。現在，我們正將該通信系統移植到我單位與勝利油田聯合研制的SL-6000型高分辨率綜合測井系統上。