3．1．2 環路濾波器設計

??? 環路濾波器的設計要求比較嚴格，其優劣直接影響鎖相環的穩定性，可以利用AD公司提供的專用軟件ADI simPLL 3．0進行了濾波器的設計，仿真軟件提供了ADF系列頻率合成器的集成環境，它包含了ADI頻率合成器模型，VCO和TCXO的模型。可以選擇相應的參數來設計所需要的環路濾波器。它同時給出參考相位噪聲，輸出雜散及鎖定的過程。

??? 環路濾波器的帶寬越寬，鎖定時間越短，但雜散噪聲增加。環路濾波器的帶寬越窄，雜散噪聲減小，但鎖定時間增長。因此環路濾波器的帶寬選擇需在這兩者之間折中。設計中帶寬選為鑒相器參考頻率的1／10即能兼顧這兩個因素。環路濾波器還需考慮的一個因素是相位余量，相位余量太小會導致系統不穩定，相位余量太大會使整個系統變慢，40°～55°是比較理想的選擇，在這個范圍內，一定的雜散度下，能使鎖定時間達到最小。設計中設定濾波帶寬為100 kHz，相位余量45°，用ADI SimPLL 3．O仿真軟件可以得到環路濾波器的設計和仿真結果，電阻值和電容值根據最終的調試做了相應調整。設計的電路如圖4所示。

3．2 衰減器設計

??? 為確保最終的本振輸出功率符合指標要求，進行衰減和放大電路部分的設計。該設計中衰減器采用了π型電阻網絡，該電阻網絡既要滿足功率分配要求。又要滿足阻抗匹配要求，在衰減器的輸入和輸出阻抗均為50 Ω時，利用CASCADE(Comptlter Aided ScientificAmplitier Design Element)軟件設計的4 dB衰減器如圖5所示。

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4 數字鎖相式頻率源硬件和軟件調試

??? 在完成頻率源的軟硬件設計之后。需要進行系統調試。調試包括硬件調試和軟件調試兩部分。

4．1 系統硬件調試

??? 在完成系統硬件電路設計和PCB制作后，需要利用萬用表、示波器、頻譜儀等工具對系統進行調試，來驗證設計是否達到系統設計的要求，有無電路方面錯誤等。硬件調試主要包括數字鎖相環調試，上電前檢測、上電后檢測和模塊各組成部分工作狀態調試等。

??? 在設計中，通過USB-Blaster下載電纜采用JTAG配置方式將數據下載到FPGA。下載配置是驗證系統中其他電路部分的第一步，方法是通過QutartusⅡ軟件設計一些簡單的邏輯電路，然后下載到FPGA中，通過示波器等工具檢測輸出的波形是否正確。

4．2 系統軟件調試

??? 該設計中，在FPGA內用AHDL硬件編程語言實現了軟件設計部分，主要分為兩部分：一是對ADF4111寄存器的配置；二是實現按鍵對鎖相頻率升高和降低的要求。該設計中，利用數字示波器的觸發采樣功能來捕獲FPGA配置ADF4111寄存器的各個管腳的時序邏輯。

??? ADF4111需要配置的寄存器為3個24 b的寄存器，在Altera公司的QuartusⅡ平臺上用AHDL進行編程配置的仿真時序如圖6所示。其中，R=40，A=6，B=8，P=8。

??? ADF4111有一個復用輸出管腳(muxout)，通過該管腳可以查看寄存器配置是否正確。設計中設置該引腳輸出為PLl鎖定指示，并連接到發光二極管。配置完后，若指示燈亮，則說明配置正確，PLL鎖定在輸入時鐘上。調試中配置完ADF4111后，PLL成功鎖定設置的頻率上。

??? 在整個設計和調試完成之后，用頻譜儀對數字鎖相式頻率源輸出頻率進行了測試，圖7為70 MHz輸出時的頻譜圖，可以看出，頻率源輸出穩定。需要注意的是，截圖顯示的本振輸出功率為-23．77 dBm，這是由于對本振輸出進行測量時采用的探頭有損耗，經測量約有33 dB的損耗，故本振輸出的實際功率為9 dBm，達到系統設計要求。

5 結語

??? 本文采用FPGA與頻率綜合器ADF4111相結合的方法進行了數字鎖相式頻率源的設計，在FPGA內用AHDL硬件描述語言編寫頻率綜合器需要的頻率控制字程序，產生范圍為70～90 MHz的高精度頻率，頻率的步進采用按鍵控制的方法，步進的間隔為1 MHz，并通過數碼顯示管將鎖定后的頻率值顯示出來。完成了PCB板制作，進行了硬件和軟件調試。通過ADF4111的復用輸出管腳(Muxout)看到PLL成功鎖定設置的頻率上，并用頻譜儀測量了產生的頻率，輸出頻率穩定，精度高，功率符合設計指標要求。實現了PLL輸出頻率的步進，間隔為1 MHz。并在數碼管上將鎖定后的頻率值顯示出來。

??? 在該系統中，由于ADF4111的控制字寄存器的控制字是通過FPGA寫入的。所以可以通過軟件設計的方法，改變寫入的控制字來實現不同頻率的本振信號輸出，使鎖相環具有低相位噪聲，低雜散度。快速鎖定的特點，電路簡單，易于調試。采用這種方法能可根據實際工程需要改變輸出信號的頻率。步進間隔以及功率，使該類型電路設計能廣泛應用于無線通信設備中，為設備的中頻和射頻電路提供高質量的本振。