由于該電路結構具有較高的隔離度,輸出端阻抗的調整對輸入端影響不大,可以在輸出端單獨進行匹配。具體設計過程中,可以首先在輸出端只連接漏極電感Ld ,通過仿真其S22參數,仿真其對應頻率2. 43GHz下的輸出阻抗。然后對照Smith圓圖,先并聯電容將輸出阻抗實部調整到50Ω,再通過串聯電容,將輸出阻抗虛部調整到0。這樣,最后可以將輸出阻抗匹配到50Ω,實現輸出端功率匹配。

2　低噪聲放大器的版圖及后仿真結果

本次設計的低噪聲放大器版圖如圖3所示,芯片面積約為: 735μm ×780μm。因為電路為對稱結構,所以在版圖的繪制上也需注意對稱性,這樣有利于提高電路性能。芯片左側為SGS焊盤,用來接入差分輸入信號。芯片右側為SGS焊盤,用來接差分輸出信號。芯片上下端各為三針直流焊盤,用來提供增益控制信號Vc1、Vc2 ,對稱的電源Vdd以及對稱的地Gnd。在焊盤組間空隙處,增加了電源Vdd到地Gnd的濾波電容組濾除電源Vdd上的紋波,旁路外界干擾,這種結構可以在最大利用版圖面積的同時進一步提高了電路性能。

圖3　低噪聲放大器版圖

在Cadence Spectre仿真環境下對電路的S 參數,噪聲系數NF以及穩定性系數KF進行了后仿真,后仿真在TT工藝角,溫度為27 ℃情況下進行。

電路在1. 2 V電源電壓下工作電流約為6. 0 mA。

S11后仿真結果如圖4 所示,高增益時S11約為- 29. 8 dB,中增益時S11約為- 17. 7 dB,低增益時S11約為- 16. 3 dB。三種情況下S11均滿足小于- 10 dB,輸入匹配良好。

圖4　S11仿真結果

S21后仿真結果如圖5 所示,高增益時S21約為21. 2 dB,中增益時S21約為11. 0 dB,低增益時S11約為2. 8 dB。基本滿足設計指標中的高增益20 dB,中增益10 dB,低增益0 dB要求。

圖5　S21仿真結果

S22后仿真結果如圖6 所示,高增益時S22約為- 20. 7 dB,中增益時S22約為- 10 dB,低增益時S22約為- 10 dB。三種情況下S22均滿足小于- 10 dB,輸出匹配良好。

圖6　S22仿真結果

噪聲系數如圖7所示。在2. 43 GHz上,后仿真噪聲系數NF約為0. 49 dB,與最小噪聲系數NFmin后仿真結果0. 46 dB比較接近,噪聲匹配良好。

圖7　噪聲系數NF仿真結果

輸入1 dB壓縮點如圖8所示,在高增益下約為- 20. 2 dBm,根據1 dB壓縮點與IIP3的關系,可以推出,該放大器IIP3約為- 10. 6 dBm。

圖8　低噪聲放大器輸出1 dB壓縮點仿真結果

其它后仿真結果:反向隔離度S12在三種增益狀態下均小于- 45 dB;穩定度KF約為6. 2,其值遠大于1,放大器絕對穩定。

3　總結

本次設計的低噪聲放大器芯片在限定功耗的基礎上,保證了較高的增益,同時進行了輸入匹配的優化,實現了給定功耗條件下的功率和噪聲同時匹配。

該低噪聲放大器在最高增益為21 dB時噪聲系數約為0. 5 dB,并且通過放大器S11、S22參數反應出其輸入輸出阻抗功率匹配性能良好。放大器增益控制電路滿足設計要求。綜上所述,該低噪聲放大器性能優良,實現后有望應用于無線傳感網射頻收發芯片中。