基于FPGA IP核的線性調頻信號脈沖壓縮
近年來，隨著現場可編程門陣列(FPGA)在雷達信號處理中的廣泛應用以及FPGA芯片技術的發展，為大家提供了一種較好解決數字脈壓的途徑。其中，利用IP核設計FPGA數字系統成為一種趨勢，這些知識產權核可以大大簡化FPGA的設計，加快設計速度，縮短研發周期，而且經過不斷的優化，IP核具有了更好的精度和更快的運算速度，實際的工程應用效果很好。
本文以此為出發點，對線性調頻信號的脈沖壓縮進行了研究，仿真，并提出了一種采用IP核設計脈沖壓縮的方法。
1 線性調頻信號的脈沖壓縮
1.1 脈沖壓縮的實現原理
脈沖壓縮可以采用“共軛濾波器對”的匹配濾波法和相關處理法。匹配濾波法對應于頻域相乘，相關處理法對應于時域卷積。依據傅里葉變換理論：時域卷積等效于頻域乘積。因此這兩種方法是等效的，只是一種方法在頻域實現，而另一種方法在時域實現。考慮到運算量，工程上一般采用頻域法，可以利用快速FFT算法提高計算速度，然后將雷達回波與匹配濾波系數的頻域響應相乘，再經過IFFT處理得到脈沖壓縮結果。匹配濾波系數只與發射信號有關，預先可知，一般預先算好。
1.2 線性調頻信號的脈沖壓縮
一般在時寬帶寬積BT>30時，可以近似認為線性調頻信號具有矩形振幅頻譜，因此其匹配濾波器也應該具有矩形帶通振幅特性。線性調頻信號的匹配濾波器的近似頻率特性可描述為：
可以看出，線性調頻的脈沖壓縮結果具有sine函數形狀。主瓣寬度為1/B，第一旁瓣電平約為-13.2 dB。如果是多目標環境，較大的旁瓣會埋沒附近的小目標信號，為了抑制旁瓣，可以采用加權技術。其實質就是對信號進行失配處理以抑制旁瓣，其副作用是使輸出信號的主瓣降低并展寬。
1.3 理論仿真
設匹配濾波器的輸入信號是線性調頻I/Q基帶信號，帶寬為40 MHz，采樣頻率為100 MHz，脈沖寬度為6μs，信號幅度為1，通過Matlab對其進行脈沖壓縮仿真。圖1中是輸入的I/Q基帶信號波形以及脈壓后的結果。從圖中可以看到脈壓后產生的窄脈沖，波形具有sine函數性質，除主瓣外，時間軸上還有延伸的一串副瓣;還可看出，經過海明加權后，第一副瓣比主瓣下降約40 dB，但主瓣寬度也有相應的展寬。如圖2所示。
2 脈沖壓縮系統設計
該系統的主要功能是對線性調頻I/Q基帶信號進行高速采集，然后在FPGA中實現線性調頻信號的脈沖壓縮，之后通過D/A變換器輸出脈壓結果，監測脈壓后的波形。
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( 發表人：葉子 )