SoC廠商如何在提高復(fù)雜器件傳輸速度的同時(shí)降低測(cè)試成本?

　　隨著先進(jìn)的集成電路(IC)設(shè)計(jì)方法和高密度生產(chǎn)技術(shù)的使用，半導(dǎo)體廠商能夠把不同的數(shù)字和模擬電路集成在極小芯片上，其尺寸之小、功能之全尚無(wú)先例，我們稱之為系統(tǒng)芯片。盡管具有先進(jìn)的設(shè)計(jì)和制造能力，可是IC廠商在對(duì)這些多元器件進(jìn)行快速而又低成本地批量生產(chǎn)時(shí)，面對(duì) 空前的挑戰(zhàn)。當(dāng)把若干功能單元結(jié)合在一個(gè)單獨(dú)器件上時(shí)，今天的SoC器件為減少批量生產(chǎn)時(shí)間和測(cè)試成本，向傳統(tǒng)的測(cè)試方法發(fā)起挑戰(zhàn)。結(jié)果是，廠商們將更廣泛地研究新方法，這些新方法通過(guò)在設(shè)計(jì)和測(cè)試之間的有效平衡，提供了一個(gè)更有效地從事SoC設(shè)計(jì)、生產(chǎn)和測(cè)試的方案，并能夠同時(shí)做到減少其生產(chǎn)時(shí)間和測(cè)試費(fèi)用。

　　特殊的挑戰(zhàn)

　　就SoC廠商來(lái)說(shuō)，在一個(gè)競(jìng)爭(zhēng)激烈的市場(chǎng)上，消費(fèi)者對(duì)其在功能、性能和費(fèi)用等方面的要求，又給他們平添了持續(xù)的壓力。SoC廠商將復(fù)雜的數(shù)字核與模擬功能集成在單芯片中，在功能和性能上能夠應(yīng)對(duì)市場(chǎng)多種用途的需求。可是在制造過(guò)程中，SoC廠商發(fā)現(xiàn)設(shè)計(jì)和測(cè)試復(fù)雜性經(jīng)常會(huì)導(dǎo)致故障。隨 工藝技術(shù)的研制費(fèi)用接近100萬(wàn)美元，每次故障都使得成本負(fù)擔(dān)雪上加霜，并且拖延交貨期，加劇經(jīng)濟(jì)受損。工程師們發(fā)現(xiàn)在這樣的壓力下，無(wú)法充分發(fā)揮先進(jìn)的工藝技術(shù)和制造水平的潛力。

　　對(duì)測(cè)試工程師來(lái)說(shuō)，他們的測(cè)試面對(duì) 非常嚴(yán)峻的挑戰(zhàn)，一是受測(cè)器件龐大的數(shù)量，二是多種受測(cè)電路復(fù)雜的程度。然而，測(cè)試工程師必須保證以最優(yōu)化的測(cè)試程序，采用最少最便宜的測(cè)試設(shè)備，在短時(shí)間內(nèi)完成測(cè)試。測(cè)試工程師還需要功能更強(qiáng)的混合信號(hào)測(cè)試儀來(lái)處理高端界面。而傳統(tǒng)的連續(xù)開發(fā)方法中測(cè)試故障的費(fèi)用上升首先導(dǎo)致器件開發(fā)延遲，SoC廠商也將為此增加測(cè)試時(shí)間和費(fèi)用及生產(chǎn)成本。

　　SoC測(cè)試中當(dāng)前的困境大多是由于采用早期幾代IC對(duì)測(cè)試要求不高而造成的。最新的設(shè)計(jì)雖提高了易測(cè)程度但仍缺乏應(yīng)對(duì)當(dāng)前流程中普遍問(wèn)題的能力。在傳統(tǒng)的連續(xù)開發(fā)流程中(圖1a)，設(shè)計(jì)工程師設(shè)計(jì)時(shí)所掌握的有關(guān)信息很少，可利用的測(cè)試設(shè)備也有限，因而可能在最終開始測(cè)試后很久才會(huì)發(fā)現(xiàn)所遇到的問(wèn)題，造成額外費(fèi)用并拖延時(shí)間。

　　SoC器件目前不斷增加的復(fù)雜程度，促使主要的廠商青睞采用更有效的SoC生產(chǎn)導(dǎo)向設(shè)計(jì)測(cè)試流程法(圖1b)。該方法使各個(gè)測(cè)試小組分工明確，測(cè)試研發(fā)工作平行展開。各測(cè)試小組集中攻關(guān)的結(jié)果是同步拿出最優(yōu)化的設(shè)計(jì)方案和更有效的測(cè)試程序。工程師們?cè)谵D(zhuǎn)移到大批量生產(chǎn)之前，就已充分掌握了器件性能。制造商可以有效平衡高配置的SoC平臺(tái)的靈活性，使其滿足不同新產(chǎn)品類型組合的需要，在實(shí)現(xiàn)快速批量供應(yīng)的同時(shí)，全面降低測(cè)試成本。