MOS管開關(guān)電路的定義
MOS管開關(guān)電路是利用MOS管柵極(g)控制MOS管源極(s)和漏極(d)通斷的原理構(gòu)造的電路。因MOS管分為N溝道與P溝道,所以開關(guān)電路也主要分為兩種。
P溝道MOS管開關(guān)電路
路編輯PMOS的特性,Vgs小于一定的值就會(huì)導(dǎo)通,適合用于源極接VCC時(shí)的情況(高端驅(qū)動(dòng))。需要注意的是,Vgs指的是柵極G與源極S的電壓,即柵極低于電源一定電壓就導(dǎo)通,而非相對于地的電壓。但是因?yàn)镻MOS導(dǎo)通內(nèi)阻比較大,所以只適用低功率的情況。大功率仍然使用N溝道MOS管。
N溝道m(xù)os管開關(guān)電路
NMOS的特性,Vgs大于一定的值就會(huì)導(dǎo)通,適合用于源極接地時(shí)的情況(低端驅(qū)動(dòng)),只要柵極電壓大于參數(shù)手冊中給定的Vgs就可以了,漏極D接電源,源極S接地。需要注意的是Vgs指的是柵極G與源極S的壓差,所以當(dāng)NMOS作為高端驅(qū)動(dòng)時(shí)候,當(dāng)漏極D與源極S導(dǎo)通時(shí),漏極D與源極S電勢相等,那么柵極G必須高于源極S與漏極D電壓,漏極D與源極S才能繼續(xù)導(dǎo)通。
mosfet管開關(guān)電流波形問題分析
圖1
這里就用MOSFET代替BJT了,所以ids = ic,Vds=Vce,Coss也就是Cds代表輸出電容。簡單來說就是當(dāng)MOS管一開始導(dǎo)通時(shí)輸出電容Coss還保持Vds電壓,隨著Ids電流越來越大,Vds電壓終于保持不住,開始下降。直到管子完全開啟。比較詳細(xì)的開啟過程是由Miller Plateau造成的,這里借用了網(wǎng)上一些解釋Miller Plateau的圖,如果有不清楚的就請見諒了。
階段1,Vgs 《 Vth,管子是關(guān)斷的,所以Ids = 0,Vds=high,ig充電Cgs。
階段2,Vgs 》 Vth,管子開啟,Ids從0增加到iL被外部電流源電感鉗住,Coss(Cds)上電壓不能突變,保持Vds。
階段3,進(jìn)入Miller plateau,Vgs 》 Vth,管子仍然保持開啟,Coss開始discharge,Vds電壓開始下降,于此同時(shí)Cgd開始被ig充電。Vg保持不變。
階段4,Vd下降到接近0點(diǎn),ig繼續(xù)給ig充電Cgs和Cgd充電。
階段5,Vg到達(dá)gate driver預(yù)定的電壓,管子開啟過程完成。
關(guān)斷過程和開啟過程類似,也會(huì)有Miller plateau效應(yīng)。
我們可以看到,如果如果MOS管開啟時(shí)VDS上有原始電壓,那么MOS開啟過程中就會(huì)有Ids和Vds的重疊,那么會(huì)帶來Switching Loss。由于Coss上的能量在極短時(shí)間內(nèi)被釋放,電容上能量會(huì)損失掉(換算為Loss為0.5*Coss*Vds^2*fs),而且只要是非零電壓開啟(Non Zero Voltage Switching),會(huì)給PCB和MOS的寄生電感與電容形成的諧振腔(resonant tank)引入比較大的dv/dt或者di/dt激勵(lì),引起比較大的ringing,甚至超過管子的額定電壓,燒毀管子。
那么我們可以避免這種情況的發(fā)生嗎?答案是可以的,也就是很多人提到的Zero Voltage Switching,雖然會(huì)付出一定的代價(jià)。我們先看如何能實(shí)現(xiàn)軟開關(guān)開啟Zero Voltage Switching Turn on。
圖2
實(shí)現(xiàn)ZVS turn on很簡單,只需要在我們開啟管子前,Vds上的電壓為零就好,這樣Ids和Vds就沒有重疊了,turn on switching loss為零,沒有high di/dt, dv/dt問題,沒有ringing,完美!那么如何實(shí)現(xiàn)ZVS turn on呢?個(gè)人覺得分兩種情況討論:1為PWM converter,2為resonant converter(諧振變換器)。
一, 對于PWM converter,就拿最簡單的兩個(gè)管子的half bridge(其實(shí)也就是buck converter)做例子。
圖3
對于half bridge 實(shí)現(xiàn)ZVS turn on,我們希望當(dāng)上管Q1開啟時(shí)電流是流進(jìn)switching node (vsw)的,也就是圖中電感電流為負(fù)值,當(dāng)下管Q2開啟時(shí)我們希望電流是流出switching node (vsw)的,也就是電感電流為正值。為什么這樣就可以實(shí)現(xiàn)ZVS turn on了呢?我們就看上管Q1開啟過程。如果電感電流iL為負(fù),這時(shí)候我們先關(guān)閉Q2,這時(shí)候Q1還未開啟,在這個(gè)deadtime中iL會(huì)charge Q2的Coss,使Vsw抬高到Vin,當(dāng)然不能超過Vin,因?yàn)镼1的body diode會(huì)導(dǎo)通,鉗位住Vsw到Vin,這時(shí)候Q1的Vds就是Vin-Vsw=0,這時(shí)候我們開啟Q1就實(shí)現(xiàn)ZVS了。同理對于Q2開啟時(shí),如果電感電流為正,那么當(dāng)我們首先關(guān)閉Q1管時(shí),Vsw就會(huì)被電感電流拉低到0,因?yàn)閕L》0, Q2的Coss會(huì)discharged到0,然后我們再開啟Q2,就可以達(dá)到ZVS了。這里我有一張其他Topology的PWM converter的波形圖,也和buck工作原理類似,大概可以看看基本原理,也就是電感電流為負(fù)時(shí),Q1可以實(shí)現(xiàn)ZVS,讓Vsw的ringing比較小。而當(dāng)電感電流為正時(shí),實(shí)現(xiàn)不了ZVS,Vsw的ringing就比較大了。
圖4
二, 對于resonant converter,其實(shí)道理類似,我們也希望在我們開啟管子前,Vds上的電壓為零。那么對于resonant converter的half bridge,我們希望看到的impedance為inductive,也就是感性的,這樣switching node流出的電流I就會(huì)滯后于電壓V,現(xiàn)在ZVS turn on。
圖5
這是因?yàn)槿绻娏鱅是滯后與電壓V的,這樣在Q1開啟之前電流I為負(fù)值就會(huì)charge Q2的Coss,同時(shí)discharge Q1的Coss,讓V到Vin,這樣Q1就實(shí)現(xiàn)ZVS turn on了。Q2開啟之前,電流I為正,也會(huì)discharge Q2的Coss,和charge Q1的Coss,讓V到0,這樣Q2就實(shí)現(xiàn)ZVS了。
總結(jié)起來,要實(shí)現(xiàn)ZVS turn on,對于PWM,需要電感電流為負(fù),而且需要足夠的deadtime;對于resonant converter,需要impedance為inductive,而且也需要deadtime。那么有人可能要問,對于PWM converter到底電感電流為多負(fù)?deadtime至少為多少可以保證ZVS?對于resonant converter, impedance 到底為多少?deadtime為多少可以保證ZVS?
要回答這個(gè)定量問題,其實(shí)是不那么簡單的。對于PWM converter,參考quasi-square-wave
ZVS buck converters,我們是可以畫出state plane,然后根據(jù)state plane圖的幾何關(guān)系定量分析出來的,但是非常繁瑣,常常是七八個(gè)三角函數(shù)等式求解。所以我個(gè)人愚見,在設(shè)計(jì)上,就讓開關(guān)頻率小點(diǎn),電感值小點(diǎn),讓電感電流ripple足夠大,能達(dá)到負(fù)值就差不多了。對于resonant
converter,倒是可以簡單地通過積分方法,算出i與t的積分,讓這個(gè)it積分大于Coss上的charge就行。比如已知impedance,算出V與I的phase shift,然后換算成時(shí)間td,然后在td上對電感電流進(jìn)行積分,只要這個(gè)積分大于等于Coss*Vin就行了。
圖6
說了soft switching, ZVS這么多好處,我們談?wù)剆oft switching的弊端。對于PWM converter我們可以看到為了實(shí)現(xiàn)ZVS,我們減小了電感值,讓電感電流ripple變大,最終達(dá)到負(fù)值,實(shí)現(xiàn)了ZVS,但是付出的代價(jià)就是inductor current的RMS值變大,各個(gè)元器件的導(dǎo)通損耗(conduction loss)變大,所以我們是犧牲了conduction loss換取switching loss和小ringing。而且如果輸出電流越大,我們需要實(shí)現(xiàn)ZVS的難度更大,需要進(jìn)一步增大ripple,造成RMS電流進(jìn)一步增大,很有可能得不償失,造成converter整體效率下降。對于resonant converter,在頻率很高的情況下,有時(shí)候需要讓impedance非常inductive,也就是I滯后于V非常厲害才能有足夠的charge q來實(shí)現(xiàn)ZVS,這其實(shí)也是變相降低了有功功率的傳輸,因?yàn)閂和I的phase lag比較大,造成了converter的circulating current比較大,RMS電流值增大,也是增大了conduction loss。所以在設(shè)計(jì)或者考慮ZVS等soft switching時(shí)需要對系統(tǒng)有個(gè)整體loss的把握,在conduction loss和switching loss之間做好trade-off,這樣才能設(shè)計(jì)出效率最高,最魯棒的converter。
另外soft switching軟開關(guān)技術(shù)還有ZVS turn off,Zero Current Switching turn on,Zero Current Switching turn off。這里就簡單介紹了ZVS turn on,因?yàn)閆VS turn on對于MOSFET和GaN比較重要,其他softswitching技術(shù)這里就不一一敘述了。
典型開關(guān)MOS電流波形的精細(xì)剖析
很多工程師在電源開發(fā)調(diào)試過程中,測的的波形的一些關(guān)鍵點(diǎn)不是很清楚,下面針對反激電源實(shí)測波形來分析一下。
問題一,一反激電源實(shí)測Ids電流時(shí)前端有一個(gè)尖峰(如下圖紅色圓圈里的尖峰圖),這個(gè)尖峰到底是什么原因引起的?怎么來消除或者改善?
大家都知道這個(gè)尖峰是開關(guān)MOS開通的時(shí)候出現(xiàn)的,根據(jù)反激回路,Ids電流環(huán)為Vbus經(jīng)變壓器原邊、然后經(jīng)過MOS再到Vbus形成回路。本來原邊線圈電感特性,其電流不能突變,本應(yīng)呈線性上升,但由于原邊線圈匝間存在的分布電容(如下圖中的C),在開啟瞬間,使Vbus經(jīng)分存電容C到MOS有一高頻通路,所以形成一時(shí)間很短尖峰。
下面再上兩個(gè)英文資料,上面的C在下圖中等效于Cp或者是Ca
經(jīng)分析,知道此尖峰電流是變壓器的原邊分布參數(shù)造成,所以要從原邊繞線層與層指尖間著手,可以加大間隙來減少耦合,也可以盡量設(shè)計(jì)成單層繞組。
例如變壓器盡量選用Ae值大的,使設(shè)計(jì)時(shí)繞組圈數(shù)變少減少了層數(shù),從而使層間電容變小。也可減少線與線之間的接觸面,達(dá)到減少分布電容的目的。如三明治繞法把原邊分開對此尖峰有改善,還能減少漏感。當(dāng)然,無論怎樣不能完全避免分布電容的存在,所以這個(gè)尖峰是不能完全消除的。并且這個(gè)尖峰高產(chǎn)生的振蕩,對EMI不利,實(shí)際工作影響倒不大。但如果太高可能會(huì)引起芯片過流檢測誤觸發(fā)。
所以電源IC內(nèi)部都會(huì)加一個(gè)200nS-500nS的LEB Time,防止誤觸發(fā),就是我們常說的消隱。
問題二,開關(guān)MOS關(guān)端時(shí),IS電流波形上有個(gè)凹陷(如下圖紅色圈內(nèi)的電流波形的凹陷)這是怎么回事?怎么改善?
說這個(gè)原因之前先對比下mos漏極電流Id與mos源極電流Is的波形。
實(shí)測Id波形如下
實(shí)測Is波形如下
從上面的這兩個(gè)圖中看出,ID比IS大一點(diǎn)是怎么回事?其實(shí)Is 是不等于Id的,Is = Id Igs(Igs在這里是負(fù)電流,Cgs的放電電流如下圖),那A,B 兩點(diǎn)波形,就容易解釋了。
Id比Is大,是由于IS疊加了一個(gè)反向電流,所以出現(xiàn)Is下降拐點(diǎn)。顯然要改善這個(gè)電流凹陷可以換開關(guān)MOS管型號(hào)來調(diào)節(jié)。
看了上面Id的電流波形后問題又來了,mos關(guān)斷時(shí)ID的電流為何會(huì)出現(xiàn)負(fù)電流?如下圖
MOS關(guān)斷時(shí),漏感能量流出給Coss充到高點(diǎn),即Vds反射尖峰的頂點(diǎn)上。到最高點(diǎn)后Lk相位翻轉(zhuǎn),Coss反向放電,這時(shí)電流流出,也就是Id負(fù)電流部份的產(chǎn)生。
評論
查看更多