新應用 ， 新技術

　　FLEX 10K 器件及其后續器件促進了 PLD 行業的發展 （ 圖 3） 。新體系結構使得新應用成為可能，這要求采用新工具和技術，反過來進一步增加了對新體系結構的需求。

　　
圖3.FPGA發展圖

　　FLEX 器件多達 250K 等價邏輯門 ， SRAM 高達 40K ， 使用其 SRAM 模塊 ， 能夠實現某些非常復雜的狀態機和算術功能 ， 已經遠遠超出了傳統的接口和膠合邏輯應用。用戶可以考慮整個子系統，例如以太網接口，其介質訪問控制器、協議卸載引擎；或者完整的信號處理加速器，包括其 總線接口、本地存儲，以及硬件有限沖擊響應 （FIR） 濾波器等；所有這些都含在一片 FLEX 芯片中。雖然 Altera 最初的目的是彰顯 FLEX 器件與 FPGA 的不同，但 FPGA 卻成為大規模 PLD 的總稱， Altera 也就逐漸采用了這一術語。

　　當用戶開始考慮子系統時 ， 他們發現了新需求。子系統一般需要多個時鐘，每一時鐘與自己的鎖相環 （PLL） 同步。但是分立 PLL 價格昂貴，占用較大的電路板空間。因此，從 1996 年開始， Altera 推出了具有內部可編程 PLL 的 FLEX 器件。其強大的功能節省了電路板空間，能夠提高芯片時鐘質量。而更重要的是，它揭示了很重要的發展趨勢： FPGA 成為子系統，開始集成常用的非 PLD 硬件模塊，以改進系統總體設計。

　　設計方法也在改變。在 1990 年后期 ， 具有 100K 邏輯門的 FLEX 器件超越了傳統的一張白紙式的設計方法。設計團隊將其工作分成多個模塊，嘗試使用以前設計好的模塊，而不用開發新模塊。團隊開始許可來自第三方知識產權 （IP） 開發商的模塊。 Altera 開始開發 IP 庫。應用了設計工具，增加了新特性以幫助實現 IP 重用，新特性包括，能夠通過簡單的用戶界面設置可重用 IP 模塊的參數，第三方供應商能夠以加密形式提供 IP 模塊。

　　容量的增加也帶來了另一問題 ： 調試。對于小型 PLD ，最常用的調試方法一直是“冒煙測試”：插入芯片，打開電源。在 100K 邏輯門，第一次嘗試芯片就能夠工作，或者設計人員通過采用邏輯分析儀來觀察外部引腳，從而發現問題的概率幾乎為零。“冒煙測試”沒有用。設計人員開始在 ASIC 環境中仿真相關部分，在針對 FPGA 將其綜合到網表中之前，采用 RTL 仿真器測試他們的寄存器傳送級 （RTL） 代碼。

　　但是 ， 在仿真中可行的 RTL 在實際中可能還無法工作。設計人員需要一種方法來觀察芯片運行時的內部工作情況。采用 SRAM 可編程 FPGA ，可以將 ad-hoc 調試電路寫入到 RTL 中，重新綜合，重新測試。但是，這樣做的投入較大，非常耗時。因此，在 1999 年， Altera 推出了 SignalTap? 邏輯分析器：這一硬件特性支持用戶在系統運行時監視 FLEX 器件中的每一個寄存器。

　　進入處理器 ， 巨大的變化

　　這些大規模 FPGA 最需要的一種 IP 模塊是某類微處理器內核。對于 ASIC 設計，一般都能夠以硬核網表和 RTL 的形式提供 CPU 內核 IP 。但是，對于 FPGA 而言， CPU 卻是一種挑戰。算術單元和多端口寄存器文件等對于 CPU 內核非常關鍵的結構無法適配到 FPGA 硬件中。很難在 CPU 內核的關鍵通路上實現時序收斂。

　　因此 ， 在 2000 年 ， Altera 推出了 Nios? ， 這一微處理器內核是由 FPGA 設計團隊開發的 ， 在 FLEX 器件中實現。與基于單元的 ASIC 內核不同，這一 16 位 RISC Nios 處理器非常小，而且很快 —— 在 FPGA 架構中，對于 CPU 而言， 50 MHz 已經非常快了，比較容易實現。內核周圍很快出現了總線接口、外設和軟件等輔助支持系統。

　　然而 ， 在 2000 年中期 ， 停止了發展。互聯網泡沫 ， 不僅將股票價格推高到荒謬的地步 ， 而且虛構出巨大的互聯網容量 ， 導致災難性的崩潰 ， 隨著泡沫的破滅 ， 半導體的需求急劇下降。泡沫使得網絡設備供應商成為 FPGA 的主要用戶，因此， FPGA 公司受到的傷害最大。隨著金融的緊縮， FPGA 供應商更積極的追求網絡之外的應用。

　　2001 年 ， 泡沫還沒有退去的時候 ， Altera 選擇在嵌入式系統大會上發布一款新器件 ，它注定成為泡沫退去后的“ 報春花 ”，這 要比一款長壽命產品更有意義。 Excalibur? 處理器統一了 APEX? 器件系列 FPGA 架構 —— 這是 FLEX 器件體系結構的發展，具有運行速度高達 200 MHz 基于單元的 ARM922 CPU 內核。器件的推出表明 FPGA 嘗試轉向嵌入式應用，在把關鍵 IP 模塊嵌入到 FPGA 硬件的實踐中邁出了一大步。

　　IP 中的發展趨勢

　　隨著 FPGA 的發展 ， IP 重用更切實可行 ， 出現了更多的新趨勢。毫無疑問，設計團隊希望能夠有置入到設計中的處理器內核。而且，他們希望內核支持業界標準接口。而新需求也體現在這些方面。

　　例如 ， 從需要高帶寬的通信行業開始 ， 系統設計人員不再采用具有分立時鐘的并行接口 ， 而是采用高速自有時鐘串行 I/O 。電路板上芯片之間的信號類似來自硬盤讀放大器或者衛星接收機的信號。這些芯片中的收發器電路具有相對復雜的混合信號模塊，速度通常高達 Gigahertz 。請參考 圖 4。

　　這些收發器完成專門的設計任務 —— 超出了大部分 FPGA 用戶的專業知識 ， 不適合在可編程邏輯中實現。對此 ， 在 2001 年 ， Altera 發布 Mercury? 器件系列 FPGA ， 它具有內置為硬核 IP 的 1.25 Gbps 收發器。模塊包括 1.25 GHz 模擬驅動器和接收器，以及混合信號時鐘數據恢復電路，從接收波形中重建最初的數據。

　　在信號處理領域也出現了相似的過程， 包括無線通信和軍事應用。對于這些設計中最關鍵的構建模塊 —— 乘法累加器，采用可編程邏輯很難實現它們。從 Mercury 器件的專用 8x8 乘法器子模塊開始， Altera 于 2002 年推出 Stratix? 器件體系結構，轉向了嵌入式全數字信號處理 （DSP） 構建模塊。

　　
圖4.Mercury器件采用了時鐘恢復電路實現高速串行互聯

　　不斷發展的方法

　　FPGA 容量在不斷增長 ， 它們包含越來越多的硬核 IP 模塊 ， 例如 ， PLL 、調試控制器、串行收發器 ， 以及某些應用中的 CPU 內核等。用戶將以前設計好的 IP 模塊連接起來，逐步開發自己的設計。某些設計是專用加速器，通常用于數據包處理或者信號處理，實現一條功能強大的流水線。而現在還出現了另一體系結構：圍 繞 CPU 內核展開設計，從 CPU 伸出的系統總線成為主干，其他模塊都掛在這一總線上。

　　這一設計方法強調了 IP的選擇和驗證 ， 進行正確的連接 ， 在 Verilog 中建立新的子系統。 Altera 再次積極響應，創新實現了SOPC Builder 。這一工具具有交互式的導航用戶界面，用于在 FPGA 上開發基于 CPU 的系統。用戶標明把哪些模塊裝配到哪里，由工具生成所需要的 RTL 。

　　不斷的發展變化促進了革命。 PLD 從膠合邏輯和總線接口組件發展到包含了數據包處理、信號處理功能和基于 CPU 的子系統。具有足夠的邏輯容量、合適的 IP 以及相應的工具， FPGA 已經從子系統的角色成為系統的核心。