消失了好久，沒有寫文章，也沒有做筆記，因為最近再趕一個比賽，時間很緊，昨天周六終于結束了，所以趁著周....
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FPGA之家 發表于 11-20 10:04
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帶寬是影響FPGA加速器的重要因素，因為大量的并行計算對數據量要求很大。
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FPGA之家 發表于 11-16 16:36
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單片機晶振電路中兩個微調電容不對稱會怎樣？相差多少會使頻率怎樣變化？我在檢測無線鼠標的接受模塊時，發....
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FPGA之家 發表于 11-15 15:54
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大規模的整數加法在數字信號處理和圖像視頻處理領域應用很多，其對資源消耗很多，如何能依據FPGA物理結....
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FPGA之家 發表于 11-08 09:06
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為了確保寄存器在時鐘沿穩定采集數據，那么必須要滿足寄存器的建立，保持時間要求。 建立時間要求：在寄存....
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FPGA之家 發表于 11-07 09:30
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由于卷積核數據在計算過程中保持不變，更新較慢。這樣就可以利用LUT來存儲權重并同時進行乘法運算。
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FPGA之家 發表于 11-06 09:07
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方法1.通過狀態機來實現，通過verilog控制FPGA，讓它該快的時候快，該慢的時候慢。
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FPGA之家 發表于 11-02 09:48
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Xilinx 提供兩款工具來構建和部署嵌入式 Linux 解決方案。這些工具有 Xilinx 的 P....
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FPGA之家 發表于 10-31 16:59
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Vitis 統一軟件平臺包括一組廣泛的、性能優化的開源庫，這些庫提供了即開即用的加速功能，并且對現有....
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FPGA之家 發表于 10-30 17:23
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當您想到處理性能時，腦子里最先出現的影響因素往往并不是存儲吧？但是，如果您正在處理海量的大型數據集，....
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FPGA之家 發表于 10-24 16:41
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通常情況下所使用的Kalman濾波器是離散時間系統形式的。我們真正想得到的物理量表示成系統狀態中的某....
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FPGA之家 發表于 10-19 10:07
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諧振器和負載電容要求必須盡可能地靠近振蕩器的引腳，減少失真和起振時間。外部用戶時鐘必須使用占空比約為....
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FPGA之家 發表于 10-16 16:48
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ARM端配置如下圖所示，以5處的ARM-A9為核心，使用1處的UART1打印調試信息，使用2處的網口....
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FPGA之家 發表于 10-16 16:43
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首先要做的是最簡單的均值濾波算法。均值濾波是典型的線性濾波算法，它是指在圖像上對目標像素給一個模板，....
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FPGA之家 發表于 10-16 09:23
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由于P-N結的正向壓降受溫度的影響較大，所以用P-N為基本單元構成的雙極型半導體邏輯元件（TTL、H....
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FPGA之家 發表于 10-13 16:07
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PON接入：無源光網絡 (PON) 是網絡運營商部署的主要寬帶接入技術之一。依托可編程邏輯和硬件加速....
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FPGA之家 發表于 10-12 16:16
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消息傳遞端口是可選接口（消息也可以組合到I / O端口上，并使用Vivado集成設計環境（IDE）設....
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FPGA之家 發表于 10-10 15:58
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在 SystemVerilog 中，聯合只是信號，可通過不同名稱和縱橫比來加以引用。
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FPGA之家 發表于 10-08 15:45
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Step3: 按照“Vivado中進行ZYNQ硬件部分設計”中介紹的，直到在SDK中編寫C代碼步驟。....
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FPGA之家 發表于 09-23 09:25
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ZYNQ內部的總體框架如所示，PS中包含2個ARM Cortex-9的內核，一些基本的外設擴展口以及....
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FPGA之家 發表于 09-22 09:26
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硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）....
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FPGA之家 發表于 09-21 09:07
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一個人開發一門語言，難度那是相當大的。好在當時而立之年的Guido已經有了相當的開發經驗。此前，他花....
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FPGA之家 發表于 09-10 09:07
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VHDL與Verilog硬件描述語言在數字電路的設計中使用的非常普遍，無論是哪種語言，仿真都是必不可....
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FPGA之家 發表于 09-09 10:16
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IIR（Infinite Impulse Response）無線脈沖響應濾波器。
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FPGA之家 發表于 09-07 09:51
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通常的按鍵所用開關為機械彈性開關，當機械觸點斷開、閉合時，由于機械觸點的彈性作用，一個按鍵開關在閉合....
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FPGA之家 發表于 09-05 10:43
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?在開始設計前，根據設計劃分好各功能模塊（為了敘述方便，這里以對“FPGA數字信號處理（十三）鎖相環....
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FPGA之家 發表于 09-04 09:54
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自動化驗證testbench結果可以減少人工檢查的時間和可能犯的失誤，尤其對于比較大的設計。
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FPGA之家 發表于 09-04 09:15
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用“數組”來表述Verilog HDL中的定義并不準確，但對大多數人來說應該更好理解。
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FPGA之家 發表于 09-02 09:21
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將設計和驗證從邏輯上和時間上分開，使得兩個小組可以相對獨立。
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FPGA之家 發表于 09-01 15:38
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??對于小型設計來說，最好的測試方式便是使用TestBench和HDL仿真器來驗證其正確性。一般Te....
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FPGA之家 發表于 09-01 09:57
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