色哟哟视频在线观看-色哟哟视频在线-色哟哟欧美15最新在线-色哟哟免费在线观看-国产l精品国产亚洲区在线观看-国产l精品国产亚洲区久久

搜索歷史

清空
搜索熱詞
      0
      • 聊天消息
      • 系統(tǒng)消息
      • 評(píng)論與回復(fù)
      VIP于 到期 續(xù)費(fèi)
      登錄后你可以
      • 下載海量資料
      • 學(xué)習(xí)在線課程
      • 觀看技術(shù)視頻
      • 寫文章/發(fā)帖/加入社區(qū)
      會(huì)員中心
      电子发烧友
      开通电子发烧友VIP会员 尊享10大特权
      海量资料免费下载
      精品直播免费看
      优质内容免费畅学
      课程9折专享价
      低至0.4元/天，开通VIP
      創(chuàng)作中心
      發(fā)布
      創(chuàng)作活動(dòng)

      完善資料讓更多小伙伴認(rèn)識(shí)你，還能領(lǐng)取20積分哦，立即完善>

      3天內(nèi)不再提示

      FPGA設(shè)計(jì)論壇

      文章：424 被閱讀：119.4w 粉絲數(shù)：62 關(guān)注數(shù)：0 點(diǎn)贊數(shù)：23

      廣告

      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      隨著數(shù)字化時(shí)代的飛速發(fā)展，人工智能（AI）、大數(shù)據(jù)分析、自動(dòng)駕駛等新興領(lǐng)域的需求不斷攀升。FPGA作....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 04-02 09:49 ?203次閱讀
      FPGA在數(shù)字化時(shí)代的主要發(fā)展趨勢(shì)

      詳解Zynq中的SPI控制器

      本文簡單介紹Zynq中的SPI控制器。本文將“master”稱為“主機(jī)”；將“slave”稱為“從機(jī)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-31 10:35 ?77次閱讀
      詳解Zynq中的SPI控制器

      Zynq7000處理器的配置詳解

      添加好ZYNQ7 Processing System IP核后，需要對(duì)其進(jìn)行配置，雙擊彈出如下窗口。....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:37 ?421次閱讀
      Zynq7000處理器的配置詳解

      FPGA學(xué)習(xí)筆記

      線網(wǎng)類型表示硬件電路元件之間實(shí)際存在的物理連線，有很多種：wire、tri、wor等等，當(dāng)然日常使用....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-27 09:34 ?362次閱讀
      FPGA學(xué)習(xí)筆記

      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      CRC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 10:36 ?769次閱讀
      基于Verilog語言實(shí)現(xiàn)CRC校驗(yàn)

      一文詳解Vivado時(shí)序約束

      Vivado的時(shí)序約束是保存在xdc文件中，添加或創(chuàng)建設(shè)計(jì)的工程源文件后，需要?jiǎng)?chuàng)建xdc文件設(shè)置時(shí)序....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-24 09:44 ?715次閱讀
      一文詳解Vivado時(shí)序約束

      一文詳解Verilog HDL

      Verilog HDL（Hardware Description Language）是一種硬件描述語....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 15:17 ?636次閱讀
      一文詳解Verilog HDL

      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      以太網(wǎng)MAC模塊負(fù)責(zé)實(shí)現(xiàn)以太網(wǎng)MAC子層的功能，完成802.3ab的數(shù)據(jù)封裝與解封。其同時(shí)負(fù)責(zé)適配硬....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 13:56 ?950次閱讀
      千兆網(wǎng)絡(luò)PHY芯片RTL8211E的實(shí)踐應(yīng)用

      基于FPGA的DS18B20數(shù)字溫度傳感器測溫實(shí)例

      本文將使用三段式狀態(tài)機(jī)（Moore型）的寫法來對(duì)DS18B20進(jìn)行測溫操作，以便了解DS18B20和....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 11:06 ?803次閱讀
      基于FPGA的DS18B20數(shù)字溫度傳感器測溫實(shí)例

      AXI接口FIFO簡介

      AXI接口FIFO是從Native接口FIFO派生而來的。AXI內(nèi)存映射接口提供了三種樣式：AXI4....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-17 10:31 ?491次閱讀
      AXI接口FIFO簡介

      如何使用FPGA驅(qū)動(dòng)并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時(shí)的注意事項(xiàng)

      ADC和DAC是FPGA與外部信號(hào)的接口，從數(shù)據(jù)接口類型的角度劃分，有低速的串行接口和高速的并行接口....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-14 13:54 ?446次閱讀
      如何使用FPGA驅(qū)動(dòng)并行ADC和DAC芯片，使用不同編碼方式的ADC與DAC時(shí)的注意事項(xiàng)

      復(fù)位電路的作用、控制方式和類型

      復(fù)位電路也是數(shù)字邏輯設(shè)計(jì)中常用的電路，不管是 FPGA 還是 ASIC 設(shè)計(jì)，都會(huì)涉及到復(fù)位，一般 ....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-12 13:54 ?713次閱讀
      復(fù)位電路的作用、控制方式和類型

      AXI握手時(shí)序優(yōu)化—pipeline緩沖器

      skid buffer（pipeline緩沖器）介紹 ??解決ready/valid兩路握手的時(shí)序困....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-08 17:10 ?309次閱讀
      AXI握手時(shí)序優(yōu)化—pipeline緩沖器

      DDR內(nèi)存控制器的架構(gòu)解析

      DDR內(nèi)存控制器是一個(gè)高度集成的組件，支持多種DDR內(nèi)存類型（DDR2、DDR3、DDR3L、LPD....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-05 13:47 ?787次閱讀
      DDR內(nèi)存控制器的架構(gòu)解析

      FPGA設(shè)計(jì)調(diào)試流程

      調(diào)試，即Debug，有一定開發(fā)經(jīng)驗(yàn)的人一定會(huì)明確這是設(shè)計(jì)中最復(fù)雜最磨人的部分。對(duì)于一個(gè)龐大復(fù)雜的FP....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-04 11:02 ?849次閱讀
      FPGA設(shè)計(jì)調(diào)試流程

      增量式編碼器原理介紹

      增量式編碼器是一種將位移信息轉(zhuǎn)換成周期性電信號(hào)，再將電信號(hào)轉(zhuǎn)換成脈沖計(jì)數(shù)的裝置。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-03 10:21 ?331次閱讀
      增量式編碼器原理介紹

      Vivado FIR IP核實(shí)現(xiàn)

      Xilinx的FIR IP核屬于收費(fèi)IP，但是不需要像 Quartus那樣通過修改license文件....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 03-01 14:44 ?1066次閱讀
      Vivado FIR IP核實(shí)現(xiàn)

      Verilog中signed和$signed()的用法

      1、在verilog中有時(shí)會(huì)用signed修飾符來修飾定義的數(shù)據(jù)，運(yùn)算的時(shí)候也會(huì)用$signed（）....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-17 17:47 ?287次閱讀
      Verilog中signed和$signed()的用法

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時(shí)序圖實(shí)現(xiàn)這個(gè)組合邏輯電路。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-17 14:38 ?297次閱讀
      根據(jù)波形圖編寫Verilog代碼

      FPGA上的圖像處理算法集成與優(yōu)化

      本文詳細(xì)介紹了多種圖像處理技術(shù)，包括RG/GB單通道提取、亮度和對(duì)比度調(diào)整、圖像反轉(zhuǎn)、均值濾波、高斯....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-14 13:46 ?316次閱讀
      FPGA上的圖像處理算法集成與優(yōu)化

      基于FPGA的DVP協(xié)議實(shí)現(xiàn)標(biāo)準(zhǔn)圖像數(shù)據(jù)流轉(zhuǎn)換

      DVP（Digital Video Port） 是傳統(tǒng)的sensor輸出接口，采用并行輸出方式，d數(shù)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-11 14:22 ?1149次閱讀
      基于FPGA的DVP協(xié)議實(shí)現(xiàn)標(biāo)準(zhǔn)圖像數(shù)據(jù)流轉(zhuǎn)換

      一文詳解JESD204B協(xié)議

      其實(shí)使用到ADI的東西，基本也就沒有太去關(guān)注協(xié)議這些東西，只是簡簡單單的有個(gè)了解就行，在實(shí)際調(diào)試的時(shí)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-08 13:45 ?1030次閱讀
      一文詳解JESD204B協(xié)議

      SPI通信總線概述和Verilog實(shí)現(xiàn)

      SPI = Serial Peripheral Interface，是串行外圍設(shè)備接口，是一種高速，....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-07 14:28 ?993次閱讀
      SPI通信總線概述和Verilog實(shí)現(xiàn)

      FPGA圖像處理基礎(chǔ)----實(shí)現(xiàn)緩存卷積窗口

      像素行與像素窗口 一幅圖像是由一個(gè)個(gè)像素點(diǎn)構(gòu)成的，對(duì)于一幅480*272大小的圖片來說，其寬度是48....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 02-07 10:43 ?423次閱讀
      FPGA圖像處理基礎(chǔ)----實(shí)現(xiàn)緩存卷積窗口

      高速接口7系列收發(fā)器GTP介紹

      1. 前言 最近在做以太網(wǎng)相關(guān)的東西，其中一個(gè)其中想要使用MAC通過光電轉(zhuǎn)換模塊來完成數(shù)據(jù)的收發(fā)。在....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-24 11:53 ?627次閱讀
      高速接口7系列收發(fā)器GTP介紹

      FPGA實(shí)現(xiàn)AXI4總線的讀寫

      AWID[3:0]與ARID[3:0]：對(duì)于只有一個(gè)主機(jī)從機(jī)設(shè)備，該值可設(shè)置為任意。
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-22 15:04 ?2452次閱讀
      FPGA實(shí)現(xiàn)AXI4總線的讀寫

      RAM-Based Shift Register Xilinx IP核的使用

      一般來講，如果要實(shí)現(xiàn)移位寄存器的話，通常都是寫RTL用reg來構(gòu)造，比如1bit變量移位一個(gè)時(shí)鐘周期....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-21 15:42 ?2158次閱讀
      RAM-Based Shift Register Xilinx IP核的使用

      XILINX FPGA CLB單元之移位寄存器

      一、移位寄存器 SLICEM函數(shù)發(fā)生器也可以配置為32位移位寄存器，而無需使用slice中可用的觸發(fā)....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-16 17:45 ?424次閱讀
      XILINX FPGA CLB單元之移位寄存器

      xilinx FPGA IOB約束使用以及注意事項(xiàng)

      xilinx FPGA IOB約束使用以及注意事項(xiàng) 一、什么是IOB約束 在xilinx FPGA中....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-16 11:02 ?453次閱讀
      xilinx FPGA IOB約束使用以及注意事項(xiàng)

      XADC IP核介紹

      1. XADC介紹 xadc在 所有的7系列器件上都有支持，通過將高質(zhì)量模擬模塊與可編程邏輯的靈活性....
      的頭像 FPGA設(shè)計(jì)論壇 發(fā)表于 01-15 16:53 ?457次閱讀
      XADC IP核介紹
      主站蜘蛛池模板： 午夜伦理在线观看 | 欧美三级黄色大片 | 青青视频国产依人在线 | 一品道门在线视频高清完整版 | 国产亚洲精品久久久久久久 | 精品无码久久久久久久动漫 | 差差差差差差差差免费观看 | 国产精人妻无码一区麻豆 | 一本道久久综合久久88 | 日韩少妇爆乳无码专区 | 久久 这里只精品 免费 | 四虎国产精品免费观看视频 | 国产成人mv 在线播放 | 国产这里有精品 | 国产精品成人观看视频免费 | 白丝美女被狂躁免费漫画 | 午夜视频无码国产在线观看 | 最近的2019中文字幕国语版 | 羞羞麻豆国产精品1区2区3区 | 伊人大香人妻在线播放 | 国产真实强被迫伦姧女在线观看 | 果冻传媒在线看免费高清 | 欧洲video60| 中文字幕专区高清在线观看 | 国产真实乱对白精彩 | 久久一级视频 | 亲女乱h文小兰第一次 | 大陆老太交xxxxxhd在线 | 洲精品无码高潮喷水A片 | 国产99热在线观看 | 中文字幕在线不卡日本v二区 | bl高h肉文 | 无码区国产区在线播放 | 国产成人精品电影在线观看 | 青青草在线视频 | 老司机福利在 线影院 | 国产看午夜精品理论片 | 和I儿媳妇激情 | 99视频全部看免费观 | 国产午夜精品理论片在线 | 儿子好妈妈的HD3中字抢劫 |

      電子發(fā)燒友

      中國電子工程師最喜歡的網(wǎng)站

      • 與2931785位工程師會(huì)員交流學(xué)習(xí)
      • 獲取您個(gè)性化的科技前沿技術(shù)信息
      • 參加活動(dòng)獲取豐厚的禮品