在ModelSim仿真中，時鐘是很嚴格的，但是在真實的晶振所產生的clock卻是不嚴格的，比如高電平....

bank是存儲庫的意思，也就是說，一塊內存內部劃分出了多個存儲庫，訪問的時候指定存儲庫編號，就可以訪....

有些時候，根據設計需求可能會想要修改IP核生成的源文件（只能修改未加密文件），包括HDL文件和XDC....

推薦使用Xilinx language templates的代碼塊，這里的代碼能夠綜合出正確且結構簡....

m序列是目前廣泛應用的一種偽隨機序列，其在通信領域有著廣泛的應用，如擴頻通信，衛星通信的碼分多址，數....

FIFO的使用非常廣泛，一般用于不同時鐘域之間的數據傳輸，或者用于不同數據寬度之間的數據匹配。在實際....

高速CAN所加的兩個120歐的電阻實際上模擬的是線束連接無窮遠的時候在傳輸線上產生的特性阻抗（而不是....

時鐘周期約束：?時鐘周期約束，顧名思義，就是我們對時鐘的周期進行約束，這個約束是我們用的最多的約束了....

DMA(Direct Memory Access)，直接內存訪問，在該模式下，數據傳送不是由CPU負....

如果在后一級的判斷電路把低于VOL電壓判斷為0，把高于VOH的電壓判斷為1，那么在輸入VIL–VLH....

DC-SCM是OCP硬件管理項目的一個子項目。DC-SCM實施模塊化服務器管理，包含了已存儲在典型處....

下面介紹使用IP核floating-point來計算對數，該IP計算對數時，計算的是Ln（A）（A是....

FPGA端掛載DDR時，對FPGA引腳的約束和選擇并不是隨意的，有一定的約束規則，一般可以通過利用v....

?xilinx 的 FPGA 時鐘結構，7 系列 FPGA 的時鐘結構和前面幾個系列的時鐘結構有了很....

PCIe（Peripheral Component Interconnect Express）是繼I....

鎖相環的鎖定是指鎖相環的輸出頻率等于輸入頻率，而輸出信號的相位跟隨輸入信號的變化而變化。

捕獲，是指從輸入信號加到鎖相環輸入端開始開始，一直到環路達到鎖定的全過程。

一、如何得到LUT與REG的使用比例 riple 我們先看一個FPGA工程的編譯結果報告： 在這個報....

隨著3G技術的發展，關于圖像、語音、加密等數字信號處理技術隨處可見，而且信號處理的實時性也要求越高。....

鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值，僅當鎖存器處于使能....

波形（waveform）以列表的形式給出，表中包含上升沿和下降沿在周期中的絕對時間，以ns為單位；第....

XDC約束可以用一個或多個XDC文件，也可以用Tcl腳本實現；XDC文件或Tcl腳本都要加入到工程的....

當兩個banks的I/O口作為LVDS電平時，HR banks的I/O電壓VCCO只能為2.5V，H....

CORE Generator里有很多的IP核，適合用于各方面的設計。一般來說，它包括了：基本模塊，通....

D觸發器在FPGA里用得很多，但我經常無法理解D觸發器為什么能對數據延遲一個時鐘周期（打一拍）。下面....

邏輯單元（Logic Element，LE）在FPGA器件內部，用于完成用戶邏輯的最小單元。一個邏輯....

PCI是廣泛用于計算機內器件互連的技術。傳統PCI技術也采樣類似于上述存儲器接口的并行總線方式，如T....

一般情況下ILA和VIO都是用在chipscope上使用，VIO可以作為在chipscope時模擬I....

FPGA數據在進行乘加過程中會面臨這數據位寬變大的問題，然而硬件資源是有限的，需要對數據最終位寬進行....

CAN與串口類似，都是異步通信，利用兩根差分線來進行信號的傳輸。