1.扇出太多引起的時序問題。 信號驅(qū)動非常大，扇出很大，需要增加驅(qū)動能力，如果單純考慮驅(qū)動能力可以嘗....

什么是 UART UART是一種通用串行數(shù)據(jù)總線，用于異步通信。該總線雙向通信，可以實現(xiàn)全雙工傳輸和....

1.常用門電路圖 2.邏輯代數(shù)的基本定理----化簡時比較好用 反演定理：對于任意一個邏輯式 Y，若....

在設(shè)計FPGA項目的時候，對時鐘進行約束，但是因為算法或者硬件的原因，都使得時鐘約束出現(xiàn)超差現(xiàn)象，接....

A 時序約束的概念和基本策略 時序約束主要包括周期約束（FFS到FFS，即觸發(fā)器到觸發(fā)器）和偏移約束....

本文分析了卷積交織和解交織的基本原理，然后采用Altera 的FPGA器件，用RAM分區(qū)循環(huán)移位法來....

嵌入式FPGA (eFPGA)由于可為人工智能(AI)工作負載提供支持與靈活度，這項業(yè)務(wù)正開始掀起波....

一、不在路檢測 這種方法是在ｉｃ未焊入電路時進行的，一般情況下可用測量各引腳對應(yīng)于接地引腳之間的正、....

EDA技術(shù)進行系統(tǒng)的設(shè)計，具有以下幾個特點： 1. 軟件硬化，硬件軟化 軟件硬化是指所有的軟件設(shè)計最....

SystemVerilog語言簡介 SystemVerilog是一種硬件描述和驗證語言（HDVL），....

當今的設(shè)計工程師受到面積、功率和成本的約束，不能采用GHz級的計算機實現(xiàn)嵌入式設(shè)計。在嵌入式系統(tǒng)中，....

跨時鐘域處理是FPGA設(shè)計中經(jīng)常遇到的問題，而如何處理好跨時鐘域間的數(shù)據(jù)，可以說是每個FPGA初學(xué)者....

最常用的約束有IO管腳位置約束和電平幅度約束，這個很好理解。另外，就是對時鐘網(wǎng)絡(luò)約束。這個是很重要的....

FIFO 最小深度計算 例子 - 1：f_wr 》 f_rd，連續(xù)讀寫 寫時鐘80MHz。 讀時鐘5....

FIFO是在FPGA設(shè)計中使用的非常頻繁，也是影響FPGA設(shè)計代碼穩(wěn)定性以及效率等得關(guān)鍵因素。在數(shù)據(jù)....

一、基本概念 最熟悉的兩個詞語應(yīng)該是RAM與ROM，RAM（Random Access Memory....

廣義的來說，F(xiàn)PGA的配置包括直接使用下載電纜對FPGA器件進行編程、對外部EEPROM和FLASH....

一、FPGA的硬件架構(gòu)和工作原理 1.1早期的PROM技術(shù)實現(xiàn) 在上世紀60年代以后，小規(guī)模集成電路....

VHDL與Verilog硬件描述語言在數(shù)字電路的設(shè)計中使用的非常普遍，無論是哪種語言，仿真都是必不可....

異步FIFO通過比較讀寫地址進行滿空判斷，但是讀寫地址屬于不同的時鐘域，所以在比較之前需要先將讀寫地....

過去，F(xiàn)PGA設(shè)計者主要關(guān)心時序和面積使用率問題。但隨著FPGA不斷取代ASSP和ASIC器件，設(shè)計....

芯片對功耗的苛刻要求源于產(chǎn)品對功耗的要求。集成電路的迅速發(fā)展以及人們對消費類電子產(chǎn)品的需求日新月異，....

目前，在很多通信芯片及系統(tǒng)的開發(fā)中，常常需要用到存儲容量大、讀寫速度高的存儲器。在各種隨機存儲器件中....

本文研究的是基于FPGA的以太網(wǎng)的MAC層數(shù)據(jù)處理，目的是能廣泛應(yīng)用于多種嵌入式網(wǎng)絡(luò)設(shè)備的前端設(shè)計，....

ARM（Advanced RISC Machines）是微處理器行業(yè)的一家知名企業(yè)，設(shè)計了大量高性能....

傳統(tǒng)的工業(yè)數(shù)據(jù)采集設(shè)計通常需要對模數(shù)轉(zhuǎn)換器 （ADC） 之前的模擬前端 （AFE） 進行復(fù)雜的濾波處....

PCI總線使用INTA#、INTB#、INTC#和INTD#信號向處理器發(fā)出中斷請求。