Johnson約翰遜計數器Verilog實現
扭環形計數器，約翰遜計數器，每次狀態變化時僅有一個觸發器發生翻轉，譯碼不存在競爭冒險，在n（n≥3）....
CAN總線的硬件結構、信號電平相關的基礎知識
高速CAN總線最高信號傳輸速率可達1Mbps，支持最長距離40m（CAN FD最高支持12Mbps，....
開源FPGA EDA工具必將統治世界？
對于FPGA來說，開源FPGAEDA工具和GCC的情況類似，雖然目前還停留在興趣項目層面，但其進化速....
如何快速修改keil軟件的代碼編輯界面
大家好，我是小麥，最近的文章都在介紹相關工具推薦和使用，這次給大家帶來如何快速修改keil軟件的代碼....
xilinx的FPGA時鐘結構
HROW：水平時鐘線，從水平方向貫穿每個時鐘區域的中心區域，將時鐘區域分成上下完全一致的兩部分。全局....
在SpinalHDL中如何像軟件調用方法那樣優雅地例化端口
習慣了寫Verilog的小伙伴們在做大型工程時是否有遇到過連續數天時間化身“連線工程師”去例化模塊、....
FPGA與GPU架構的背景
FPGA 可提供一種不同的 AI 優化的硬件方法。與 GPU 不同，FPGA 提供獨特的精細化空間可....
Linux中經常使用的命令常見用法演示
但是這里有一個小小的問題：如果終端窗口的大小并不是全屏的，如果目錄層次比較深，那么顯示的路徑信息就會....
注冊Xilinx賬戶以及申請IP許可
搜索Xilinx即可找到官網，點擊進入。微信的限制也太大了吧，這里放不了圖片，只能口述了。進入官網頁....
Verilog的塊語句fork...join 和 begin...end
begin_end順序塊，用于將多條語句組成順序塊，語句按順序一條一條執行（除了帶有內嵌延遲控制的非....
基于FPGA灰度直方圖線性拉伸
但是實際應用中并不會直接采用上述的A和B，這是由于圖像中可能存在噪聲的原因。想象如果圖像中存在幾個純....
Xilinx SelectIO IP的GUI參數詳細解釋
Xilinx SelectI IP是一個VHDL/Veilog封裝文件，根據用戶配置生成實例化的I/....
如何使用xilinx的HLS工具進行算法的硬件加速
在整個流程中，用戶先創建一個設計 C、C++ 或 SystemC 源代碼，以及一個C的測試平臺。通過....
關于ZooKeeper知識你知道多少
Zookeeper維護一個類似文件系統的樹狀數據結構，這種特性使得 Zookeeper 不能用于存放....
XDMA/PCIE IP的定制和Block Design的搭建
上一篇內容我們已經對PCIE協議進行了粗略的講解。那么不明白具體的PCIE協議，我們就不能在FPGA....
高覆蓋率的Verilog代碼的編寫技巧
設計工程師需要關心的主要有行覆蓋率（Block），條件覆蓋率（Expression），翻轉覆蓋率（T....
內存管理模塊mem_malloc介紹及測試驗證實驗
本次給大家分享一位大佬寫的應用于單片機內存管理模塊mem_malloc，這個mem_malloc的使....
自動化測試框架unittes詳解
從事FPGA開發無論是仿真還是上板驗證，總少不了各種各樣的case遍歷，手動執行起來就太麻煩了。尤其....
關于通信系統中的信道編碼技術詳解
是不是挺難的？九年義務教育讓我們擁有了解這個世界的基本認知能力。高中使我們在數理化、政史地、語文和外....
基于SelectIO的高速ADC時序實現
ADS42LB49和ADS42LB69是高線性度、雙通道、14 和 16 位 250MSPS 模式轉....
Verilog HDL語言的數據類型和運算符
reg是寄存器數據類型的關鍵字，是數據存儲單元的抽象，通過賦值語句可以改變寄存器存儲的值。reg型數....
ModelSim工程實戰之自動仿真
在該頁面中，如果你安裝的是 ModelSim 軟件，那么你需要在 ModelSim 路徑中進行設置，....
如何利用官方移植例子，創建一個自己demo工程
之前挖了圖解freeRTOS的坑，挖了坑就得填。今天就從使用開始，先把freeRTOS用起來。先聊一....
基于PYNQ的數字信號處理之旅
使用plotly_express和pandas dataframe實現可視化操作，能夠自由對繪圖進行....
簡單實用的框架，可用于快速增加或修改IO配置
因為一旦有某一個 IO 配置錯誤，或者原來的配置沒有修改正確（比如一個 IO 在原來的硬件適配中是輸....
用C語言寫出簡單的加密算法
有一套四位數加密系統，輸入四位數以后會自動加密。加密規則如下：每位數字都加上 5，然后用和除以 10....
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